2、DDR4内存基础：DDR4 SDRAM协议要点、时序参数（tRCD、tCL、tRP等）、颗粒与模组选型
DDR4 SDRAM 是当前主流内存技术，其协议层、时序参数与物理选型直接影响 FPGA 内存控制器的校准策略与性能边界。本节从协议要点、关键时序参数、颗粒与模组选型三个维度展开，为后续 Agilex 硬核内存控制器（HMC）的校准流程奠定理论基础。
2.1 DDR4 SDRAM 协议要点
DDR4 相比 DDR3 在协议层面引入了多项关键改进，这些改进直接决定了控制器的命令序列与校准需求：
- Bank Group 架构：DDR4 将 Bank 划分为 Bank Group，每个 Group 内部可独立激活，提升了并发访问能力。控制器需支持 Bank Group 管理，以利用更高的数据吞吐率。
- VREFDQ 训练：DDR4 引入了数据线参考电压（VREFDQ）的独立训练机制，用于优化读/写数据眼图。这是校准流程中 VREF 训练 的核心对象。
- 读写均衡（Write Leveling）：为补偿时钟与 DQS 之间的走线延迟，DDR4 要求控制器在初始化阶段执行写均衡训练，确保 DQS 与时钟边沿对齐。
- ZQ 校准：通过 ZQ 引脚连接外部精密电阻，DDR4 颗粒内部进行输出驱动强度与终端电阻的校准。控制器需在初始化与刷新间隔中定期触发 ZQ 校准命令。
- 命令与地址镜像（CA Mirror）：为简化 PCB 布线，DDR4 支持命令/地址总线的镜像模式，控制器需根据拓扑配置调整命令映射。
校准关联提示： Agilex HMC 的校准流程覆盖上述所有协议要点，包括 VREF 训练、写均衡、读均衡（DQS 门限训练）以及 ZQ 校准。理解这些协议机制是正确配置校准参数的前提。
2.2 关键时序参数
DDR4 的时序参数定义了内存访问的延迟与带宽特性，是控制器配置与校准验证的核心依据。以下列出最关键的时序参数及其物理含义：
| 参数 | 全称 | 含义 | 典型值（DDR4-3200） |
|---|---|---|---|
| tCL | CAS Latency | 从读命令发出到第一个数据输出的时钟周期数 | 22 |
| tRCD | RAS to CAS Delay | 行激活到列命令（读/写）的最小间隔 | 22 |
| tRP | Row Precharge Time | 预充电命令到行激活的最小间隔 | 22 |
| tRAS | Row Active Time | 行激活到预充电的最小时间 | 52 |
| tRC | Row Cycle Time | 同一 Bank 连续两次行激活的最小间隔（tRAS + tRP） | 74 |
| tFAW | Four Activation Window | 同一 Bank Group 内最多四次激活的时间窗口 | 40 |
| tRFC | Refresh Cycle Time | 刷新命令到下一次命令的最小间隔 | 350 |
| tWR | Write Recovery Time | 最后一个写数据到预充电的最小间隔 | 24 |
时序参数校准要点： 在 Agilex HMC 中，tCL、tRCD、tRP 等参数通过 MR（Mode Register）配置 写入颗粒。校准流程中的 读均衡（Read DQS Gate Training） 直接依赖 tCL 的准确设置，而 写均衡 则与 tRCD 和 tWR 相关。参数配置错误将导致数据眼图闭合或命令冲突。
2.3 颗粒与模组选型
DDR4 颗粒与模组的选型直接影响 FPGA 控制器的接口设计、PCB 布局与校准策略。以下从颗粒类型、模组规格与选型要点三个层面展开。
2.3.1 颗粒类型
- x4 / x8 / x16 位宽：颗粒数据位宽决定 DQ 线数量。x4 颗粒常用于 ECC 或高密度模组，x8 是主流选择，x16 适用于低密度场景。位宽影响 DQS 组数量与校准复杂度。
- 密度：单颗容量从 2Gb 到 16Gb 不等。高密度颗粒（如 16Gb）需要更长的 tRFC 时间，影响刷新间隔与校准时序。
- 速度等级：DDR4-2400 / 2666 / 3200 / 3600 等。速度等级决定了 tCK（时钟周期）与所有时序参数的值。
2.3.2 模组规格
| 模组类型 | 描述 | 典型应用 | 校准影响 |
|---|---|---|---|
| UDIMM | 无缓冲双列直插内存模组 | 嵌入式系统、低功耗平台 | 直接连接颗粒，校准复杂度低 |
| RDIMM | 带寄存器的双列直插内存模组 | 服务器、高性能计算 | 寄存器引入额外延迟，需调整写均衡与读均衡参数 |
| LRDIMM | 低负载双列直插内存模组 | 高密度服务器 | 数据缓冲器（DB）增加校准层级，需支持多级均衡 |
| SODIMM | 小型双列直插内存模组 | 笔记本电脑、紧凑型 FPGA 板卡 | PCB 走线较短，校准窗口相对宽松 |
2.3.3 选型要点
- 匹配 FPGA 控制器能力：Agilex HMC 支持最大数据位宽 72-bit（含 ECC），需确认颗粒位宽与模组组织方式（如 1 Rank / 2 Rank）是否在控制器支持范围内。
- 考虑校准复杂度：多 Rank 模组需要额外的 Rank 切换与片选训练；RDIMM/LRDIMM 需要支持寄存器模式配置，校准流程更长。
- 温度与刷新策略：高温环境下（>85°C）需启用 温度补偿刷新（TCR），影响 tRFC 与校准间隔。
- PCB 拓扑：Fly-by 拓扑是 DDR4 标准，但分支长度与终端匹配影响写均衡训练结果。选型时需参考颗粒厂商的布局指南。
选型避坑提示： 避免选择非标准速度等级（如 DDR4-2666V）或特殊刷新规格的颗粒，这类颗粒可能不在 Agilex HMC 的 JEDEC 合规列表中，导致校准流程无法通过。建议优先选用 JEDEC 标准速度 bin 与主流模组厂商（如 Micron、Samsung、SK Hynix）的产品。