3. Agilex 收发器 PLL 类型

Agilex 系列 FPGA 的收发器 PLL 架构相比前代 Stratix 10 做了显著演进，引入了更多专用化 PLL 类型以满足不同数据速率、抖动要求和功耗预算。理解每种 PLL 的物理结构、锁定机制和适用场景，是进行故障排查的第一步。

3.1 四种核心 PLL 概览

Agilex 收发器通道中主要包含以下四种 PLL 类型，它们分别针对不同的时钟生成与恢复任务：

3.2 各 PLL 详细解析

3.2.1 ATX PLL（Advanced Transmit PLL）

ATX PLL 是 Agilex 收发器中最常用的发送 PLL。它基于 LC 振荡器架构，专为高数据速率下的低抖动时钟生成而优化。ATX PLL 通常位于收发器 bank 的专用区域，通过时钟分配网络为多个通道提供发送时钟。

• 架构特点： 整数分频，不支持分数分频；需要外部参考时钟输入。
• 适用场景： 10G/25G/28G NRZ 以及 56G PAM-4 发送端时钟生成。
• 故障敏感点： 参考时钟质量（抖动、占空比）、电源噪声、温度变化导致的频率漂移。

3.2.2 fPLL（Fractional PLL）

fPLL 是 Agilex 平台引入的关键改进，它支持分数分频，允许从非整数倍参考时钟生成精确的线速率。fPLL 内部使用数字 Delta-Sigma 调制器来实现分数分频，但会引入额外的量化噪声。

• 架构特点： 支持整数和分数分频；内置 Delta-Sigma 调制器。
• 适用场景： 需要从单一参考时钟生成多种不同速率（如 CPRI、JESD204B 多速率）；或参考时钟频率与线速率不成整数倍关系时。
• 故障敏感点： 分数模式下抖动性能下降；Delta-Sigma 调制器可能产生杂散（Spurs），需注意输出频谱。

3.2.3 CMU PLL（Clock Management Unit PLL）

CMU PLL 是每个收发器通道内部集成的 PLL，主要用于通道内的时钟数据恢复（CDR）和发送时钟的本地管理。它通常与 ATX PLL 或 fPLL 配合使用，提供精细的相位调整和去偏斜功能。

• 架构特点： 每个通道独立；支持相位调整和延迟控制；带宽较窄。
• 适用场景： 多通道系统中的通道间偏斜补偿；接收端 CDR 时钟恢复。
• 故障敏感点： 通道间串扰；锁定指示信号（pll_locked）误报；带宽设置不当导致跟踪性能差。

3.2.4 LC Tank PLL

LC Tank PLL 是 Agilex 中抖动性能最高的 PLL 类型，它使用独立的 LC 谐振回路作为振荡器，对电源噪声和衬底噪声有更强的抑制能力。通常用于对抖动要求极为严苛的接口，如 100G/400G 光模块或背板直连。

• 架构特点： 专用 LC 振荡器；需要额外的模拟电源域；占用面积较大。
• 适用场景： 超低抖动参考时钟生成；高速 PAM-4 发送端；对 BER 要求极高的链路。
• 故障敏感点： 启动锁定时间较长；对参考时钟频率精度要求高；LC 谐振回路易受电磁干扰（EMI）。

3.3 PLL 类型选择与适用场景对比

以下 SVG 图展示了四种 PLL 在 Agilex 收发器架构中的位置关系与典型连接方式，帮助理解它们之间的协作与分工。

3.4 故障排查要点总结