1. Agilex高速收发器架构概述
Agilex FPGA的高速收发器（Transceiver）是Intel基于10nm工艺打造的SerDes核心模块，支持从1 Gbps到116 Gbps的数据速率范围。理解其整体架构是进行PLL故障排查的前提。收发器内部严格划分为PCS（物理编码子层）和PMA（物理介质接入层）两大层级，PLL作为时钟生成与恢复的核心，贯穿并连接这两个层级。
1.1 收发器整体架构分层
Agilex收发器采用模块化设计，每个收发器通道（Channel）由PMA和PCS组成，并通过ATX PLL、fPLL等专用PLL提供高频时钟。下表列出了PCS层与PMA层的主要功能划分：
| 层级 | 子模块 | 主要功能 | 与PLL的关联 |
|---|---|---|---|
| PMA层 | TX PMA | 串行器（Serializer）、预加重/去加重、差分输出驱动 | 依赖TX PLL（ATX/fPLL）提供高频串行时钟 |
| RX PMA | CTLE/DFE均衡、时钟数据恢复（CDR）、解串器（Deserializer） | CDR内部集成PLL，从数据中恢复时钟 | |
| PLL Bank | ATX PLL、fPLL、LC Tank PLL | 为PMA提供低抖动、高频参考时钟源 | |
| PCS层 | TX PCS | 8B/10B或64B/66B编码、字节对齐、加扰 | 使用PMA提供的并行时钟（通常为串行时钟的1/N分频） |
| RX PCS | 解码、字对齐、去抖、CRC校验 | 使用CDR恢复的并行时钟 | |
| FIFO & Gearbox | 时钟域交叉（CDR域到FPGA逻辑域） | 处理PLL产生的不同时钟域之间的相位与频率差异 |
关键概念：PMA层负责高速模拟信号处理与时钟生成，PCS层负责数字编码与协议适配。PLL是PMA层的核心，其输出质量直接决定收发器能否锁定及误码率（BER）是否达标。
1.2 PLL在收发器中的核心作用
在Agilex收发器中，PLL承担以下三项不可替代的任务：
- 时钟生成（TX方向）：将输入的低频参考时钟（如100MHz）倍频至Gbps级别的串行时钟，驱动TX串行器。
- 时钟恢复（RX方向）：CDR内部的PLL从接收到的数据流中提取时钟，实现与发送端的时钟同步。
- 时钟去抖与净化：ATX PLL和fPLL内置环路滤波器，可抑制参考时钟的抖动，为高速串行链路提供干净的时钟源。
1.3 Agilex收发器PLL架构图
下图展示了Agilex收发器通道中PLL与PMA、PCS层的连接关系，以及时钟分发路径：
1.4 PLL类型与适用场景
Agilex收发器包含多种PLL类型，设计时需根据数据速率和协议要求选择合适的PLL源：
| PLL类型 | 输出频率范围 | 抖动性能 | 典型应用 |
|---|---|---|---|
| ATX PLL | 1 Gbps – 28 Gbps | 超低抖动（< 200 fs RMS） | PCIe Gen4/5、100G Ethernet、CPRI |
| fPLL | 1 Gbps – 12.5 Gbps | 低抖动（< 400 fs RMS） | JESD204B、SATA、通用SerDes |
| LC Tank PLL | 10 Gbps – 116 Gbps | 极低抖动（< 100 fs RMS） | 112G PAM4、400G/800G光模块 |
设计提示：在PLL故障排查时，首先确认当前通道使用的是哪种PLL类型。ATX PLL对电源噪声敏感，fPLL对参考时钟质量敏感，LC Tank PLL对温度变化敏感。这些特性是后续故障定位的重要线索。
1.5 时钟分发与PLL锁定流程
收发器上电后，PLL的锁定过程遵循严格的时序：
- 参考时钟稳定：外部晶振或时钟芯片输出稳定参考时钟至PLL输入引脚。
- PLL复位释放：FPGA逻辑释放PLL的复位信号（pll_powerdown或pll_reset）。
- 频率锁定：PLL内部鉴频鉴相器（PFD）和电荷泵工作，VCO频率逐渐逼近目标值，pll_locked信号置高。
- 相位锁定：PLL进入相位跟踪模式，输出时钟与参考时钟的相位差收敛至最小。
- TX/RX通道初始化：PLL锁定后，TX PMA开始串行化数据，RX CDR开始从数据中恢复时钟。
常见故障点：如果PLL无法锁定，首先检查参考时钟是否存在、频率是否正确、电源纹波是否超标。PLL锁定失败是收发器链路不通的最常见原因之一。