3. 工艺节点与功耗：28nm到5nm的变迁
做芯片功耗设计，绕不开工艺节点这个话题。我入行那会儿，正好赶上28nm的黄金时代。那时候大家还在为漏电发愁，但说实话，跟后来的16nm、7nm比起来，28nm简直是天堂。
为什么这么说？因为随着工艺往前走，功耗特性发生了翻天覆地的变化。你想想看，从28nm到5nm，栅极长度缩小了将近6倍。这听起来很美好——面积更小、速度更快。但代价呢？短沟道效应开始作妖，漏电像滚雪球一样膨胀。
这一章，我就带你看看不同工艺节点下功耗到底怎么变。我会结合自己踩过的坑，把那些关键点掰开揉碎了讲清楚。
3.1 工艺缩放的物理本质
先搞清楚一件事：工艺节点数字代表什么？说白了就是晶体管的栅极长度。28nm意味着栅极长度大约28纳米，5nm就是5纳米左右。
按照经典的Dennard缩放理论，电压和尺寸等比缩小，功耗密度应该保持不变。但现实很骨感——到了深亚微米时代，这个理论就失效了。
核心矛盾：阈值电压不能无限降低。因为阈值电压太低，晶体管关不死了，漏电会爆炸。
我在一个28nm的项目里就吃过这个亏。当时为了追求性能，把阈值电压压得很低。结果呢？静态功耗比预期高了40%。从那以后，我对阈值电压的选择就格外谨慎。
3.2 各工艺节点的功耗特性对比
直接上干货。我整理了一张表，把28nm、16nm、7nm、5nm的关键参数列出来。这些数据来自我参与过的实际项目，以及公开的工艺文档。
| 参数 | 28nm | 16nm | 7nm | 5nm |
|---|---|---|---|---|
| 栅极长度 (nm) | 28 | 16 | 7 | 5 |
| 供电电压 (V) | 0.9-1.0 | 0.7-0.8 | 0.6-0.7 | 0.5-0.6 |
| 阈值电压 (V) | 0.3-0.4 | 0.25-0.35 | 0.2-0.3 | 0.15-0.25 |
| 动态功耗密度 (μW/MHz/mm²) | ~10 | ~8 | ~6 | ~5 |
| 静态功耗密度 (μW/mm²) | ~1 | ~5 | ~20 | ~50 |
| 漏电占比 (典型SoC) | 5-10% | 20-30% | 40-50% | 60-70% |
看到没？动态功耗密度在下降，但静态功耗密度在飙升。到了5nm，漏电已经占了总功耗的大头。这就是为什么低功耗设计越来越难——你辛辛苦苦优化动态功耗，结果发现漏电才是真正的吞电怪兽。
3.3 短沟道效应：漏电的元凶
为什么会漏电？核心原因就是短沟道效应。我简单解释一下。
当栅极长度变短，源极和漏极之间的距离越来越近。这时候，即使栅极电压已经关断，漏极的电场仍然能影响到源极。电子会偷偷溜过去——这就是亚阈值漏电。
常见的短沟道效应有几种：
- DIBL（漏致势垒降低）：漏极电压高的时候，源极那边的势垒被拉低了，漏电更大。我在16nm的项目里测过，DIBL效应能让漏电翻倍。
- Vth滚降：沟道越短，阈值电压越低。这听起来是好事，但阈值电压低了，关断能力就差了。
- 沟道长度调制：漏极电压改变有效沟道长度，导致电流变化。
注意：短沟道效应不是线性的。到了7nm以下，这些效应会互相耦合，产生更复杂的漏电机制。我曾经在5nm的测试芯片上看到，温度从25°C升到85°C，漏电增加了8倍。这在28nm时代是不可想象的。
3.4 漏电的组成与分解
漏电不是一种，而是好几种。搞清楚每种漏电的来源，才能对症下药。
我习惯把漏电分成四类：
- 亚阈值漏电 (Isub)：晶体管关断时，源漏之间的漏电。这是最主要的漏电来源。
- 栅极漏电 (Igate)：电子穿过栅氧化层形成的漏电。在28nm时代，栅极漏电还很严重。到了16nm引入高K金属栅，这个问题才缓解。
- 栅极感应漏电 (GIDL)：栅极电压导致漏极附近的电场增强，产生漏电。
- 结漏电 (Ijunction)：源漏与衬底之间的PN结反向漏电。
不同工艺节点下，各种漏电的占比也不同：
| 漏电类型 | 28nm | 16nm | 7nm | 5nm |
|---|---|---|---|---|
| 亚阈值漏电 | 50% | 60% | 70% | 75% |
| 栅极漏电 | 30% | 15% | 5% | 3% |
| GIDL | 10% | 15% | 15% | 12% |
| 结漏电 | 10% | 10% | 10% | 10% |
你看，亚阈值漏电的占比越来越高。到了5nm，它已经占了四分之三。所以低功耗设计的重点，也从控制栅极漏电转向了控制亚阈值漏电。
3.5 工艺节点与功耗的权衡
选工艺节点，本质上是在做权衡。我总结了一个决策框架，帮你理清思路。
先看这张图，它展示了不同工艺节点下功耗与性能的关系：
从这张图可以清楚看到：动态功耗在下降，但静态功耗在指数级增长。到了5nm，总功耗已经接近28nm的水平。换句话说，工艺进步带来的功耗红利，被漏电吃掉了。
3.6 实战中的工艺选择策略
说了这么多理论，来点实际的。我在项目中怎么选工艺？
我的经验法则：
- 物联网/可穿戴设备：优先选28nm或22nm。漏电低，待机功耗好。我曾经在一个智能手表的项目里坚持用28nm，结果待机时间比用16nm的方案长了3倍。
- 移动处理器：16nm或7nm。性能和功耗的平衡点。我做过一个手机SoC，16nm下动态功耗比28nm低了30%，但漏电只增加了20%。
- 高性能计算：7nm或5nm。虽然漏电大，但性能提升明显。不过要做好散热，我在5nm的服务器芯片上用了液冷。
还有一个容易被忽略的点：工艺库的选择。同一个工艺节点，会有多种阈值电压的库。比如7nm工艺，通常有LVT（低阈值）、RVT（常规阈值）、HVT（高阈值）三种。
我建议的做法是：关键路径用LVT，非关键路径用HVT。这样既能保证性能，又能控制漏电。我在一个7nm的项目里，通过这种混合阈值的方法，把静态功耗降了35%。
3.7 避坑指南
最后，分享几个我踩过的坑：
我曾经犯过的错误：
- 低估温度影响：在28nm时代，温度对漏电的影响没那么大。到了7nm，85°C下的漏电是25°C下的5-8倍。我有个项目就是在高温测试时漏电超标，不得不重新流片。
- 忽略工艺角：不同工艺角（TT、FF、SS）下，漏电差异巨大。FF角下漏电可能是TT角的3倍。我建议你设计时至少覆盖FF和SS两个角。
- 过度依赖低电压：电压降低确实能省动态功耗，但阈值电压也得跟着降。阈值电压太低，漏电就失控了。我见过一个团队把电压降到0.5V，结果芯片根本关不断。