功耗基础与建模：从公式到实战
功耗优化这件事，说白了就是跟能量较劲。你写的每一行代码，设计的每一个门电路，最终都会转化成芯片上的热量。我做了十几年芯片，见过太多项目因为功耗问题翻车——有的是电池撑不住，有的是散热压不住，还有的直接烧了封装。
所以这一章，咱们先把功耗的底裤扒干净。搞清楚功耗从哪来，怎么算，怎么拆解。后面所有优化手段，都建立在这个基础上。
动态功耗：芯片干活时烧的钱
动态功耗，就是电路在翻转时消耗的能量。它分两部分：开关功耗和短路功耗。
开关功耗
开关功耗是动态功耗的大头。它的物理本质很简单：给负载电容充电、放电。
你想想看，一个CMOS反相器，输入从0变1，PMOS关断，NMOS导通，输出节点的电容通过NMOS放电到地。反过来，输入从1变0，PMOS导通，NMOS关断，电源通过PMOS给电容充电。每次翻转，都有能量从电源转移到电容，或者从电容释放到地。
这个能量是多少？
E = ½ × C × V²每次翻转消耗½CV²。但注意，一个周期内输出先充后放，总共消耗CV²。如果时钟频率是f，翻转概率是α，那么平均功耗就是：
P_sw = α × C × V² × fα就是活动因子。我习惯叫它“翻转率”——一个时钟周期内，这个节点平均翻转几次。α的范围是0到1，但实际电路中很少有节点每个周期都翻转。数据总线可能只有10%的周期在变化，时钟树则是100%。
核心公式：P = αCV²f
这个公式贯穿整个课程。你记住它，后面所有优化手段都是围绕这四个变量做文章。
短路功耗
开关功耗好理解，但还有一个容易被忽略的——短路功耗。
CMOS门在翻转的瞬间，PMOS和NMOS会同时导通一小段时间。这时候电源到地直接短路，形成冲击电流。这个电流不干任何有用的事，纯粹是浪费。
短路功耗的大小取决于几个因素：
- 输入信号的上升/下降时间——越慢，短路时间越长
- 晶体管的驱动强度——越强，短路电流越大
- 负载电容——负载小的时候，短路功耗占比更高
我在一个28nm的项目里遇到过这种情况：某条关键路径的输入信号斜率特别差，结果短路功耗占了动态功耗的30%以上。后来我们加了斜率修复单元，才把这个问题压下去。
实战经验：一般来说，短路功耗占动态功耗的10%-20%。但如果你的设计里有很多高扇出、长互连线，或者用了弱驱动单元，这个比例会飙升。我建议在综合阶段就检查信号斜率，别等到后端再处理。
静态功耗：芯片待机也在烧钱
动态功耗是干活时花的钱。那芯片闲着的时候呢？
答案是：也在烧钱。这就是静态功耗，主要来自漏电流。
漏电流有好几种，我挑三个最关键的讲：
| 漏电流类型 | 物理机制 | 影响因素 |
|---|---|---|
| 亚阈值漏电流 (Isub) | Vgs < Vth时，载流子仍然能扩散通过沟道 | Vth、温度、沟道长度 |
| 栅极漏电流 (Igate) | 栅氧化层太薄，电子直接隧穿通过 | 氧化层厚度、栅压 |
| 栅极感应漏电流 (GIDL) | 漏端强电场在栅极下方产生载流子 | Vgd、氧化层厚度 |
亚阈值漏电流是静态功耗的头号元凶。为什么？因为工艺越先进，阈值电压越低，亚阈值电流呈指数增长。我记得在65nm时代，静态功耗还只是个零头。到了28nm，静态功耗已经占到总功耗的30%-40%。现在7nm、5nm，如果不做任何优化，静态功耗能超过动态功耗。
注意：漏电流对温度极其敏感。温度每升高10°C，亚阈值漏电流大约翻一倍。这就是为什么芯片温度高了之后，功耗会恶性循环——温度升高→漏电流增大→功耗增大→温度更高。散热设计不好，芯片就热崩了。
功耗计算公式：拆解与实战
好，现在我们把动态和静态加起来，总功耗公式就是：
P_total = P_dynamic + P_static
= α × C × V² × f + V × I_leakage这个公式看着简单，但每个变量背后都有门道。我一个个拆给你看。
α——活动因子
α是电路设计者最能直接影响的参数。它取决于：
- 数据相关性——连续两个周期数据相同，就不翻转
- 时钟门控——不干活的时候把时钟关掉，α直接变0
- 逻辑结构——比如加法器的进位链，翻转率远低于数据位
我做过一个项目，数据通路的活动因子只有0.15，但控制逻辑的活动因子高达0.6。后来我们在控制逻辑上做了大量时钟门控，把整体活动因子降到了0.25，功耗直接砍了40%。
C——负载电容
负载电容包括三部分：
- 栅极电容——下一级门的输入电容
- 扩散电容——源漏区的PN结电容
- 互连电容——金属线的寄生电容
在先进工艺下，互连电容占比越来越大。我记得在40nm时，互连电容已经占到总负载的60%以上。所以后端布局布线对功耗的影响非常大——同样的逻辑，放得近和放得远，功耗能差30%。
V——电压
电压对功耗的影响是平方关系。这是最暴力的优化手段——降一点电压，功耗降一大截。
但电压不能随便降。电压低了，电路速度就慢了。延迟和电压的关系大致是：
Delay ∝ V / (V - Vth)²所以降电压的同时，时序会变差。这就是功耗和性能的trade-off。我常用的方法是：先找出关键路径的时序余量，然后在这个余量范围内尽可能降低电压。
f——频率
频率和功耗是线性关系。降频是最直接的降功耗手段，但代价是性能下降。
不过有个技巧——动态频率调节。芯片不忙的时候跑低频，忙的时候跑高频。我在一个移动芯片项目里用了这个方案，待机功耗降了70%，但峰值性能一点没丢。
核心思路：功耗优化的本质，就是在性能、功耗、面积（PPA）之间找平衡。你不可能三个都做到最好，但可以针对应用场景找到最优解。
知识体系总览
下面这张图把本章的核心逻辑串起来了。你看着它，就能把功耗的来龙去脉理清楚。
这张图把功耗的来龙去脉都串起来了。你从顶层往下看，先分动态和静态，再拆到具体类型，最后落到优化方向。每个箭头都代表一条可以下手的路径。
嗯，这一章的内容就到这里。公式记住了，概念理解了，后面咱们就开始动手——从算法层面、架构层面、电路层面，一层层把功耗打下来。