VIP20

本课程属于：039-台积电　18工艺放大器 芯片设计与FPGA · 共 20 门相关课程，组合学习更完整。

查看所属VIP全部课程 →

← 返回所属目录咨询 / 购买

版图设计规则与避坑要点

📚 共计 30 章节

点击此处阅读海量试读课程：100+行业、1000+细分领域

版图设计基础

芯片设计流程中的定位、基本概念与主流版图工具概览，建立全局视野。

工艺设计规则（DRC）详解

最小线宽、间距、包围、延伸等核心规则的定义与物理意义，DRC基础。

天线效应与预防

天线效应产生机理、天线比率规则及跳线法预防策略，提升良率。

可靠性天线

闩锁效应（Latch-up）与防护

闩锁效应成因、Guard Ring设计规则与布局要点，避免寄生SCR触发。

闩锁防护环

ESD防护设计

ESD器件版图实现、路径规划及金属线宽/通孔数量要求，筑牢静电防线。

匹配设计（Matching）

共质心布局、叉指结构、虚拟器件添加规则，提升模拟精度。

噪声隔离技术

深N阱隔离、保护环设计及衬底噪声耦合抑制方法，保障信号纯净。

电源地网络（Power Grid）设计

金属层选择、线宽与电流密度、IR Drop考量，构建稳健供电网络。

信号完整性（SI）与串扰

长走线屏蔽、同层/异层间距、关键信号处理，保证信号质量。

布局规划（Floorplan）

模块划分、I/O PAD规划、模拟与数字分区，奠定芯片顶层架构。

Floorplan分区

标准单元库的版图设计

标准单元高度、电源轨、Pin Access规则，数字库的版图基础。

标准单元库

模拟版图设计要点

差分对布局、电流镜匹配、电容电阻版图实现，模拟设计精髓。

模拟差分对

射频（RF）版图设计

电感布局、屏蔽、接地策略与寄生参数控制，射频性能优化。

存储器（SRAM）版图设计

存储单元布局、位线/字线走线、敏感放大器布局，高密度存储实现。

层次化设计方法

Top-down/Bottom-up流程、黑盒处理、物理验证层次化，管理复杂设计。

层次化黑盒

版图寄生参数提取（LVS/RCX）

LVS流程、寄生电容/电阻提取原理、后仿真准备，连接设计与仿真。

金属密度与CMP效应

金属密度规则、Dummy Fill添加策略、CMP平坦化对器件的影响。

光刻工艺与OPC

光学邻近效应、OPC修正影响、亚分辨率辅助图形，提升可制造性。

先进工艺节点（FinFET/GAA）的版图挑战

FinFET版图结构、MOL/BEOL层规则变化，面向先进节点的设计考量。

跨电压域设计

电平转换器版图、深阱隔离、电压域间距规则，多电压域安全设计。

电压域Level Shifter

时钟树（Clock Tree）版图设计

时钟屏蔽、走线对称性、时钟门控单元布局，低偏斜时钟网络。

I/O与PAD版图设计

I/O单元结构、PAD的ESD要求、PAD Ring电源连接，芯片对外接口。

版图验证流程

DRC、LVS、ERC、ANT、密度检查完整流程与常见问题，验证全貌。

DRC常见错误与修复

Short、Spacing、Notch、Width等常见DRC Violation修复技巧。

LVS常见错误与修复

器件识别错误、节点连接错误、参数不匹配的调试方法。

版图与原理图一致性检查

LVS Debug流程、Calibre/ICV工具使用技巧，确保版图与电路一致。

版图设计中的可靠性问题

电迁移(EM)、应力迁移(SM)、热载流子效应(HCI)的版图考量。

多项目晶圆（MPW）与全掩膜（Full Mask）的版图策略

MPW拼版规则、划片槽设计，降低流片成本与风险。

版图设计自动化（P&R）

数字后端自动布局布线流程、时序驱动布局、时钟树综合。

P&R数字后端

版图设计项目管理与团队协作

版本控制(Git)、设计评审、Checklist管理，高效团队协作实践。