4. 寄生电感的来源与影响：互连线电感、键合线电感

各位好，我是老陈。今天咱们聊聊寄生电感。说实话，很多工程师对寄生电容很敏感，但对电感往往重视不够。我年轻时也犯过这个错——总觉得电感只有在射频电路里才需要操心。直到有一次，一个高速数字芯片在测试时电源纹波大得离谱，查了整整两周才发现是键合线电感惹的祸。从那以后，我对寄生电感再也不敢掉以轻心。

寄生电感，说白了就是电流变化时，导体自身产生的感应电动势。频率越高，电流变化越快，这个效应就越明显。在深亚微米工艺下，哪怕一小段互连线，其电感效应都可能让信号质量崩掉。

4.1 互连线电感的来源

互连线电感，就是芯片内部金属走线带来的寄生电感。它不像电阻和电容那么直观，但高频下它的影响会急剧放大。

为什么会这样？因为任何载流导体周围都会产生磁场。当电流变化时，磁场也跟着变，就会在导体自身和邻近导体上感应出电压。这个效应在低频时可以忽略，但到了GHz级别，就完全不一样了。

我个人习惯把互连线电感分成两类：

• 自感：单根导线自身的电感。长度越长、线宽越窄，自感越大。
• 互感：两根导线之间的耦合电感。平行走线越长、间距越小，互感越强。

这里有个经验公式，我经常用：

L_self ≈ 0.2 × l × [ln(2l/w) + 0.5]   (单位: nH)
其中 l 为线长(mm)，w 为线宽(mm)

嗯，要注意这个公式只适用于单根孤立导线。实际芯片里，走线周围全是其他金属和介质，情况要复杂得多。我建议用场求解器做精确提取，但手算用来做快速评估还是很有价值的。

4.2 键合线电感

键合线，就是芯片焊盘和封装引脚之间的那根金线或铜线。你想想看，一根直径25μm、长度1-3mm的细线悬在空中，它的电感能小吗？

键合线电感通常比片上互连线大一个数量级。典型值在1-5nH之间，具体取决于线长、线径和拱高。我见过最夸张的情况，一根长键合线电感接近10nH，直接把电源完整性搞崩了。

键合线电感的主要来源：

1. 线长：越长电感越大，这是最直接的因素。
2. 线径：线越细，电感越大。但线径受工艺和可靠性限制，不能随便加粗。
3. 拱高：键合线的弧形高度也会影响电感，拱高越大电感略大。
4. 邻近效应：多根键合线之间的互感，特别是共用电源/地线时。

4.3 对高频信号的影响

寄生电感对高频信号的影响，主要体现在三个方面：

我记得有个DDR3接口的设计案例。数据速率1600Mbps，信号上升时间只有100ps左右。布线时没注意长互连线的电感效应，结果仿真发现信号过冲超过20%。后来在关键路径上插入串联电阻，并优化了返回路径，才把过冲压下来。

高频信号对电感特别敏感，原因在于感抗与频率成正比：

Z_L = 2πfL

频率每翻一倍，感抗就翻一倍。1nH的电感在1GHz时感抗只有6.28Ω，但到了10GHz就变成62.8Ω。你想想看，一个几十欧姆的阻抗突然串在信号路径上，信号能不受影响吗？

4.4 对电源完整性的影响

电源完整性，说白了就是保证芯片各处的供电电压稳定。寄生电感在这里扮演的角色，比信号路径上更致命。

核心问题在于：芯片内部电流是动态变化的。时钟翻转、数据切换时，电流会在纳秒甚至皮秒级别内剧烈变化。根据法拉第定律：

V_L = L × di/dt

电流变化率di/dt越大，电感上产生的压降就越大。这个压降直接叠加在电源网络上，导致供电电压波动。

我把它总结成三个典型场景：

• 电源轨塌陷：大电流突然变化时，键合线和封装电感上的压降导致芯片内部VDD瞬间降低。严重时可能触发掉电复位。
• 地弹噪声：地线电感上的压降导致芯片内部地电位相对于板级地发生波动。这个噪声会耦合到所有以地为参考的信号上。
• 谐振：电源分配网络(PDN)中的电感和电容形成LC谐振。如果谐振频率落在工作频段内，电源噪声会被放大。

4.5 知识体系总览

下面这张图，是我梳理的寄生电感知识框架。你可以把它当作本章的思维导图：

4.6 设计中的实用建议

讲了这么多理论，最后给几条我在项目中实际用过的建议：

• 电源路径优先：布线时先布电源和地，再布信号。电源路径尽量短、尽量宽，多打孔降低电感。
• 键合线并联：如果封装允许，用多根键合线并联供电。两根并联电感减半，三根减到三分之一。
• 去耦电容就近放置：电容离负载越近，电源回路面积越小，寄生电感越低。我习惯把电容放在芯片背面或紧挨着焊盘。
• 返回路径连续：信号走线下方必须有完整的参考平面。返回路径不连续，等效于串了一个大电感。
• 仿真验证：不要只靠经验。用电磁仿真工具提取寄生参数，在版图阶段就做一次完整的PDN分析。

嗯，寄生电感这个话题，说起来简单，做起来全是细节。我见过太多项目因为忽视电感而翻车。希望今天的分享能帮你少走一些弯路。