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本课程属于：038-Vivado　FPGA原型验证 芯片设计与FPGA · 共 20 门相关课程，组合学习更完整。
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Vivado　FPGA原型验证全套资料

共计 30 章节
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01
FPGA原型验证概述
什么是FPGA原型验证 · 原型验证在芯片设计流程中的位置 · 原型验证的优势与挑战
FPGA原型验证概述
02
Vivado开发环境搭建
Vivado安装与配置 · Vivado工程创建与管理 · Vivado界面介绍
Vivado开发环境搭建
03
RTL设计与综合
Verilog/VHDL基础回顾 · Vivado综合策略 · 综合报告分析
RTL设计
04
约束文件编写
时序约束（create_clock · set_input_delay等） · 物理约束（Pins
约束文件编写create
05
仿真验证基础
Vivado Simulator使用 · Testbench编写 · 波形调试技巧
仿真验证基础Vivado
06
综合后仿真
网表仿真 · SDF反标 · 时序仿真与功能仿真区别
综合后仿真网表仿真
07
实现（Implementation）
布局布线（Place & Route… · 实现策略 · 实现报告解读
Implementati…实现
08
时序分析入门
静态时序分析（STA）概念 · 建立时间与保持时间 · Vivado时序报告解读
时序分析入门STA
09
时序收敛技巧
流水线设计 · 寄存器平衡 · 重定时（Retiming）
时序收敛技巧流水线设计
10
多时钟域设计
跨时钟域同步（CDC） · 异步FIFO设计 · Vivado CDC检查
多时钟域设计CDC
11
I/O设计与约束
SelectIO资源介绍 · 不同I/O标准（LVCMOS · LVDS等）
I/O设计
12
时钟资源与设计
全局时钟（BUFG） · 区域时钟（BUFH） · MMCM与PLL配置
时钟资源设计
13
存储器资源使用
Block RAM（BRAM）配置 · 分布式RAM（DRAM） · FIFO生成器
存储器资源使用Block
14
DSP资源使用
DSP48E2结构 · 乘加运算实现 · FIR滤波器映射
DSP资源使用
15
IP集成与使用
Vivado IP Catalog · AXI总线简介 · IP例化与配置
IP集成
16
Block Design与IPI
Vivado IP Integrat… · 创建模块化设计 · 地址映射
BlockDesign
17
调试工具入门
ChipScope / ILA（集成… · VIO（虚拟I/O）调试
调试工具入门ChipScope
18
高级调试技巧
触发条件设置 · 数据深度选择 · 多ILA核同步调试
高级调试技巧触发条件设置
19
部分重配置（Partial Reconfiguration）
PR概念 · PR设计流程 · PR在原型验证中的应用
PartialReconfigurat…
20
功耗分析与优化
Vivado Power Repor… · 功耗优化策略 · 动态与静态功耗
功耗分析优化
21
脚本化设计流程
Tcl脚本基础 · Vivado Tcl命令 · 自动化综合与实现
脚本化设计流程Tcl
22
版本控制与团队协作
Git与Vivado项目结合 · 多人协作设计管理 · IP版本管理
版本控制团队协作
23
原型验证板卡介绍
常见FPGA开发板（VCU118 · ZCU102等） · 板卡资源与选型
原型验证板卡介绍FPGA
24
原型验证平台搭建
FPGA板卡配置 · 时钟与复位设计 · 板级调试接口
原型验证平台搭建FPGA
25
SoC原型验证
ARM处理器在FPGA上的实现 · AXI总线验证 · DDR控制器验证
SoC原型验证
26
接口协议验证
PCIe · Ethernet · DDR
接口协议验证PCIe
27
软硬件协同验证
RTL仿真与FPGA原型协同 · 硬件加速仿真（Emulation）
软硬件协同验证RTL
28
原型验证用例设计
如何将ASIC设计移植到FPGA · 时钟树修改 · 存储器替换
原型验证用例设计ASIC
29
性能评估与优化
FPGA资源利用率分析 · 最大频率评估 · 设计瓶颈定位
性能评估优化
30
项目实战
从RTL到FPGA原型验证的完整流程 · 常见问题与解决方案 · 总结与展望
项目实战RTL