4. 约束文件编写：时序约束与物理约束
约束文件，说白了就是告诉 Vivado 你的设计长什么样、想跑多快。很多新手觉得这步可有可无，随便写几个周期就完事了。我刚开始带项目时也这么干过，结果板子调了三天，发现是约束没写对——从那以后，我再也不敢轻视 XDC 了。
这一章，咱们把时序约束和物理约束掰开揉碎讲清楚。你跟着我走一遍，以后写约束心里就有底了。
4.1 时序约束的核心：create_clock
所有时序分析的起点，都是时钟。没有时钟约束，Vivado 就不知道你的设计该跑多快。
create_clock 是最基本的命令，用来定义时钟的周期和波形。语法很简单：
create_clock -name clk_sys -period 10.000 [get_ports clk]这里 -period 10.000 表示周期 10ns，对应 100MHz。波形默认 50% 占空比，从 0ns 上升沿开始。
如果你需要自定义占空比，可以加 -waveform 参数：
create_clock -name clk_ddr -period 5.000 -waveform {0.000 2.500} [get_ports clk_ddr]嗯，这里要注意：-waveform 的第一个值是上升沿时间，第二个是下降沿时间。单位是 ns，和 -period 保持一致。
4.2 生成时钟：create_generated_clock
实际设计中，很多时钟是从 PLL 或 MMCM 分频倍频出来的。这些叫生成时钟，要用 create_generated_clock 来约束。
create_generated_clock -name clk_50m -source [get_ports clk] \
-divide_by 2 [get_pins pll_inst/clk_out]关键参数：
- -source：源时钟的端口或引脚
- -divide_by / -multiply_by：分频/倍频系数
- -edges：直接指定边沿关系，更灵活
我遇到过一种情况：PLL 输出时钟和输入时钟的相位关系不确定，导致时序分析结果忽好忽坏。后来加了 -add_delay 参数才稳定下来。你如果碰到类似问题，可以试试这个方向。
-source 一定要指向源时钟的 引脚，不是端口。很多人写成 [get_ports clk]，结果 Vivado 报错说找不到源。正确写法是 [get_pins pll_inst/clk_in]。
4.3 输入输出延迟：set_input_delay / set_output_delay
芯片不是孤岛。数据从外部器件进来，或者从 FPGA 出去给外部器件，都需要考虑路径上的延迟。这就是 set_input_delay 和 set_output_delay 的用武之地。
先看输入延迟：
set_input_delay -clock clk_sys -max 2.500 [get_ports data_in]这个 2.5ns 表示：数据在时钟沿之后最多 2.5ns 到达 FPGA 引脚。Vivado 会拿这个值去算内部逻辑还能剩多少时间。
输出延迟类似：
set_output_delay -clock clk_sys -min 1.000 [get_ports data_out]这里 -min 表示数据在时钟沿之前至少 1ns 就要稳定。说白了，就是给外部器件留够建立时间。
| 参数 | 含义 | 典型值范围 |
|---|---|---|
| -max | 最大延迟（对应建立时间） | 1~5 ns |
| -min | 最小延迟（对应保持时间） | 0~2 ns |
| -clock_fall | 使用时钟下降沿 | 默认上升沿 |
| -add_delay | 对同一端口添加多组延迟 | 用于双沿采样 |
4.4 物理约束：引脚分配与电平标准
时序约束管的是"时间"，物理约束管的是"位置"和"电平"。这两者缺一不可。
引脚分配用 set_property PACKAGE_PIN：
set_property PACKAGE_PIN AB12 [get_ports clk]电平标准用 set_property IOSTANDARD：
set_property IOSTANDARD LVCMOS33 [get_ports data_in]其他常用物理属性：
- SLEW：输出斜率，可选 SLOW/FAST
- DRIVE：输出驱动强度，单位 mA
- PULLUP/PULLDOWN：上下拉电阻
- IN_TERM：输入端接电阻，比如 UNTUNED_SPLIT_50
我习惯把物理约束单独写一个文件，和时序约束分开管理。这样改板级设计时，只动物理约束文件，时序约束不受影响。
4.5 XDC 文件管理：组织与优先级
一个复杂项目，约束文件可能有十几个。怎么管？我推荐按功能拆分：
- 时钟约束：所有 create_clock / create_generated_clock
- 时序例外：set_false_path / set_multicycle_path
- 输入输出延迟：set_input_delay / set_output_delay
- 物理约束：引脚、电平、SLEW 等
- 调试约束：ILA/VIO 相关的 probe 约束
Vivado 按文件在工程中的顺序依次读取约束。后读取的约束会覆盖前面的同名约束。所以：
- 基础约束（时钟）放前面
- 例外约束（false_path）放后面
- 物理约束可以单独放一个文件，最后读取
report_exceptions 命令可以查看所有约束的覆盖关系。我每次写完约束都会跑一下这个命令，确认没有意外覆盖。
4.6 知识体系总览
下面这张图把本章的核心知识点串起来了。你一看就明白：约束文件到底在管哪些事。
4.7 实战建议：从零搭建约束体系
如果你刚开始一个新项目，我建议按这个步骤来：
- 先写时钟约束：把所有时钟定义清楚，跑一次
report_timing_summary确认时钟树正确 - 再写物理约束：分配引脚和电平，跑
check_design检查合法性 - 然后写 IO 延迟：根据外部器件手册填写输入输出延迟
- 最后处理例外：异步路径加 false_path，跨时钟域加 set_clock_groups
- 跑完整时序分析：看 setup/hold 是否满足，不满足就迭代优化
这套流程我用了五六年，基本没出过大问题。你照着来，至少能避开 80% 的约束坑。