4. 逻辑综合的约束误区：虚假路径定义错误、多周期路径遗漏、时钟组设置不当

逻辑综合，说白了就是把 RTL 代码翻译成门级网表。但翻译得好不好，全靠约束说了算。

我见过太多团队，RTL 仿真跑得飞起，综合却一塌糊涂。最后查下来，不是代码问题，是约束写错了。今天咱们就聊聊三个最常见的坑：虚假路径、多周期路径和时钟组设置。

4.1 虚假路径定义错误

虚假路径（False Path），就是那些你明确告诉工具“不用分析”的路径。听起来简单，对吧？但恰恰是这里，翻车最多。

4.1.1 什么是虚假路径？

有些路径在功能上永远不会被激活。比如跨时钟域的同步器，或者测试模式下的扫描链。这些路径如果让工具去分析，它会报出大量违例，浪费优化资源。

我个人习惯，先把所有跨时钟域路径标成 false path。但注意，不是所有跨时钟域都是 false path——如果是同步时钟，你得用 set_clock_groups。

4.1.2 常见错误：把异步 FIFO 的路径全标成 false path

我在项目中遇到过一位同事，为了省事，把整个异步 FIFO 模块的所有路径都设成了 false path。结果流片回来，FIFO 读写指针同步出错，芯片直接挂掉。

为什么？因为异步 FIFO 里，格雷码同步器的路径确实可以标 false path，但 FIFO 内部的比较逻辑、空满判断，这些路径必须做时序分析。

4.1.3 错误示例：set_false_path 写得太宽

// ❌ 错误写法：把所有跨时钟域路径都标成 false path
set_false_path -from [get_clocks clk_a] -to [get_clocks clk_b]

// ✅ 正确写法：只标同步器路径
set_false_path -from [get_pins sync_inst/*/D] -to [get_pins sync_inst/*/Q]

你想想看，第一种写法把 clk_a 到 clk_b 的所有路径都砍掉了。万一这两个时钟域之间有握手信号呢？那握手信号就不做时序检查了，流片必死。

4.2 多周期路径遗漏

多周期路径（Multicycle Path），就是数据需要多个时钟周期才能稳定的路径。比如一个乘法器，可能要两个周期才能算出结果。

4.2.1 为什么容易遗漏？

很多工程师默认工具会按单周期去分析。但有些路径，设计上就是多周期的。比如：

• 慢速外设接口（SPI、I2C）
• 流水线寄存器之间的长组合逻辑
• 使能信号控制的寄存器

我记得有一次，一个团队做图像处理芯片。他们有个 32 位加法器链，组合逻辑深度很大。仿真没问题，但综合时报了 setup 违例。他们加了很多 buffer 去修，结果面积暴涨。

后来我一查，那个加法器链其实有 3 个周期的裕量——因为数据每 3 个时钟才更新一次。加上 set_multicycle_path 之后，违例全消，面积也降下来了。

4.2.2 多周期路径的典型场景

4.2.3 避坑指南：多周期路径的写法

// 设置多周期路径：数据需要 2 个周期到达
set_multicycle_path 2 -setup -from [get_pins A_reg/Q] -to [get_pins B_reg/D]

// 注意：hold 检查也要跟着调整
set_multicycle_path 1 -hold -from [get_pins A_reg/Q] -to [get_pins B_reg/D]

4.3 时钟组设置不当

时钟组（Clock Groups）是用来告诉工具哪些时钟之间不需要做时序分析。这个设置如果搞错了，后果很严重。

4.3.1 异步时钟组 vs 同步时钟组

先搞清楚概念：

• 异步时钟组：两个时钟没有确定的相位关系，比如来自不同 PLL 的时钟
• 同步时钟组：两个时钟有确定的相位关系，比如同一个 PLL 的不同分频输出

我见过有人把同步时钟设成异步时钟组，结果工具把跨时钟域的路径全忽略了。流片回来，跨时钟域的数据采样出错，芯片直接废掉。

4.3.2 错误示例：set_clock_groups 写反了

// ❌ 错误写法：把同步时钟设成异步
set_clock_groups -asynchronous -group {clk_100M} -group {clk_200M}

// ✅ 正确写法：同步时钟用 -physically_exclusive 或 -logically_exclusive
set_clock_groups -physically_exclusive -group {clk_100M} -group {clk_200M}

为什么？因为 clk_100M 和 clk_200M 如果是同一个 PLL 出来的，它们之间有固定的相位关系。设成 asynchronous 后，工具就不做跨时钟域分析了。但实际电路中，这两个时钟域之间可能有握手信号，这些信号需要做时序检查。

4.3.3 时钟组设置的三种类型

4.4 本章知识体系

下面这张图总结了逻辑综合约束的三大误区及其关系：

4.5 总结

逻辑综合的约束，说白了就是跟工具对话。你说得不对，工具就干错事。

• 虚假路径：只标同步器，别标整个模块
• 多周期路径：setup 和 hold 都要写
• 时钟组：分清异步、物理互斥、逻辑互斥