一、规则检查概述
各位同学好，我是你们的工艺整合讲师。今天咱们聊聊芯片设计里一个绕不开的话题——规则检查。
说实话，我入行那会儿，第一次听到「设计规则检查」这个词，还以为是某种神秘的质检仪式。后来踩过几次坑才明白，这玩意儿说白了就是给芯片设计定规矩，谁不守规矩谁就流片失败。
什么是设计规则检查（DRC）
设计规则检查，英文叫 Design Rule Checking，简称 DRC。它检查的是你的版图有没有违反工艺厂给的物理规则。
举个例子你就懂了。比如光刻工艺有最小线宽限制，你画了一根 0.1μm 的线，但工艺厂只能做到 0.13μm，那这根线就印不出来。DRC 就是帮你揪出这种问题。
我个人习惯把 DRC 检查的内容分成几大类：
- 宽度规则：金属线、多晶硅、有源区的最小宽度
- 间距规则：同层图形之间的最小间距
- 包围规则：比如接触孔周围必须有足够的有源区包围
- 密度规则：金属密度不能太高也不能太低，否则 CMP 会出问题
核心要点：DRC 保证你的版图在物理上能被制造出来。它不关心电路功能对不对，只关心几何形状合不合规。
我在项目中遇到过一件事。有个同事画了一个很漂亮的版图，DRC 全过，结果流片回来芯片短路了。为什么？因为 DRC 只检查了单层规则，没检查层与层之间的对准容差。后来我们加了更严格的「工艺窗口检查」，才把这个问题堵住。
什么是电气规则检查（ERC）
电气规则检查，英文是 Electrical Rule Checking，简称 ERC。它检查的是版图对应的电路有没有电气问题。
你想想看，DRC 只管物理形状，但芯片最终是要通电工作的。ERC 就是帮你看看：电源有没有短路？地线有没有断开？晶体管有没有接错？
常见的 ERC 检查项包括：
- 电源/地短路检查：VDD 和 VSS 不能直接连在一起
- 浮空节点检查：晶体管的栅极不能悬空
- 天线效应检查：长金属线在刻蚀时可能积累电荷，击穿栅氧化层
- 闩锁效应检查：CMOS 工艺中寄生 BJT 可能引发闩锁
注意：ERC 和 DRC 是两回事。DRC 不过，芯片可能根本造不出来；ERC 不过，芯片造出来也可能没法正常工作。
我记得有一次做模拟芯片，ERC 报了一个「浮空栅极」的警告。我当时觉得没事，反正那个管子是 dummy 管。结果芯片测试时发现漏电严重，查了半天才发现就是那个浮空栅极惹的祸。嗯，从那以后我再也不敢忽略 ERC 警告了。
规则检查在芯片设计流程中的位置
规则检查不是最后才做的，它贯穿整个设计流程。我画了一张图，帮你理清思路：
从这张图你能看到，规则检查不是最后才做的。实际上，在版图设计阶段，每画完一层就要跑一次 DRC。我个人的习惯是：
- 版图绘制过程中：每完成一个模块就做增量 DRC，避免最后积压太多问题
- 版图完成后：做全芯片 DRC + ERC + LVS（版图与电路一致性检查）
- 后仿真之前：确保所有规则检查通过，否则后仿真没有意义
小技巧：我建议你在项目初期就建立一套规则检查的「checklist」。每次跑完检查，对照 checklist 逐项确认，能省下不少返工的时间。
说到 LVS，它其实是规则检查的另一个重要成员。LVS 检查版图提取出来的网表跟原始电路网表是否一致。说白了，就是确认你画的版图跟设计的电路是不是一回事。
我曾经遇到过一个案例。有个团队画了一个运放的版图，DRC 和 ERC 都过了，但 LVS 报错。查了半天发现是电源线接反了——VDD 和 VSS 在版图里互换了位置。这种错误如果没被 LVS 揪出来，流片回来整个芯片就是废的。
所以你看，规则检查不是走过场，它是芯片从设计走向制造的「守门员」。DRC 管物理规则，ERC 管电气规则，LVS 管一致性。三者缺一不可。
好了，这一章的内容就到这里。记住一句话：规则检查不是限制你的创造力，而是保护你的流片不翻车。
本章小结：
- DRC 检查版图是否符合工艺厂的物理规则
- ERC 检查版图是否存在电气隐患
- 规则检查贯穿整个设计流程，不是最后一步
- DRC + ERC + LVS 三者配合，才能确保芯片可制造、可工作
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