3、时序约束入门：什么是时序约束？SDC文件基础，时钟定义（create_clock）

大家好，我是你们的时序分析讲师。今天咱们聊聊时序约束。说实话，我见过不少工程师，RTL写得飞起，一到综合布局布线就抓瞎——为什么？因为没写约束，或者约束写错了。

时序约束是什么？说白了，就是告诉工具：“我的芯片要跑多快，信号什么时候该到，什么时候不该到”。没有约束，工具就像蒙着眼睛走路，它不知道你的设计目标是什么。

我刚开始做数字IC时，觉得约束就是随便写几个时钟频率。结果第一次流片回来，芯片死活上不了高频。查了三天，发现是约束里少定义了一个异步时钟域。嗯，从那以后我再也不敢轻视SDC了。

时序约束的核心作用有三个：

你想想看，如果连目标都没有，工具怎么知道路径该优化成什么样？

SDC全称是Synopsys Design Constraints，是业界标准的时序约束格式。几乎所有主流EDA工具都支持它——Synopsys、Cadence、Siemens EDA，一个不落。

SDC文件其实就是一个文本文件，里面一条一条的命令。我习惯把SDC分成几大类：

命令类别	典型命令	作用
时钟定义	create_clock, create_generated_clock	定义时钟源和衍生时钟
输入输出延迟	set_input_delay, set_output_delay	约束端口时序
时序例外	set_false_path, set_multicycle_path	放宽或忽略某些路径
环境约束	set_load, set_driving_cell	模拟外部环境

我个人习惯把SDC文件放在项目根目录的scripts文件夹下，命名为top.sdc。这样方便管理，也方便版本控制。

时钟是时序分析的基石。没有时钟，就没有setup和hold的概念。create_clock是最基本的命令，它的语法长这样：

create_clock -name <时钟名> -period <周期> [ -waveform <上升沿 下降沿> ] [ -add ] <端口或网络>

举个例子，定义一个100MHz的时钟：

create_clock -name clk -period 10.0 [get_ports clk]

这里-period 10.0表示周期是10ns，对应100MHz。如果不指定-waveform，默认上升沿在0ns，下降沿在5ns（50%占空比）。

如果时钟占空比不是50%呢？比如40%占空比：

create_clock -name clk_40 -period 10.0 -waveform {0 4} [get_ports clk]

上升沿在0ns，下降沿在4ns，高电平持续4ns，占空比40%。

⚠️ 注意： 我曾经犯过一个低级错误——在同一个端口上定义了两次时钟，忘了加-add选项。结果第二次定义覆盖了第一次，导致所有时序路径都按第二个时钟来算，setup slack全红了。记住：如果要在同一个端口定义多个时钟（比如测试时钟和功能时钟），一定要加-add。

除了周期和波形，时钟还有一些重要属性：

设置时钟不确定性的命令：

set_clock_uncertainty -setup 0.2 [get_clocks clk]
set_clock_uncertainty -hold 0.1 [get_clocks clk]

setup uncertainty一般比hold大，因为setup受时钟抖动影响更大。我一般给setup留0.2ns，hold留0.1ns，具体看工艺和PLL的datasheet。

下面这张图展示了时序约束的核心逻辑：

💡 我的习惯： 写SDC时，我总会在文件开头加一段注释，写明芯片名称、版本、日期、主要时钟频率。这样半年后回来看，还能记得当初的设计意图。比如：

# Project: AI Accelerator v2.1
# Date: 2024-03-15
# Main clock: clk_sys 200MHz, clk_mem 400MHz
# Author: Your Name

  🔑 核心要点：
  时序约束是设计目标，不是可有可无的装饰
SDC是业界标准格式，所有主流工具都支持
create_clock是最基本的时钟定义命令，必须掌握
时钟的周期、波形、不确定性都要仔细设置
同一个端口定义多个时钟时，别忘了加-add

好了，这一章就到这里。记住：约束写得好，时序收敛早。下一章咱们聊聊生成时钟和时钟分组，那才是真正体现功力的地方。