3、布局密度规则：最小间距规则、最大密度规则、密度梯度规则

布局密度规则，说白了就是管你「放了多少东西」以及「怎么放的」。我刚开始做版图那会儿，总觉得只要把器件摆进去、线能连上就完事了。结果呢？流片回来，有的地方金属层被腐蚀得一塌糊涂，有的地方CMP（化学机械抛光）直接把薄的地方磨穿了。嗯，从那以后，我再也不敢小看密度规则了。

今天咱们就掰开揉碎，聊聊这三条核心规则：最小间距规则、最大密度规则、密度梯度规则。这三兄弟，一个管局部、一个管全局、一个管过渡，缺一不可。

最小间距规则，字面意思——两个图形之间不能靠得太近。为什么？因为制造工艺有物理极限。光刻的时候，靠太近的图形会「糊」在一起，或者产生桥接短路。

我个人习惯，在布局初期就会把最小间距规则写进约束文件里。比如在先进工艺节点下，金属层的最小间距可能是0.07μm，有源区可能是0.15μm。不同层、不同工艺，数值都不一样。

关键点：最小间距规则不仅适用于同层图形，也适用于不同层之间的交叠区域。比如金属1和金属2的过孔，周围必须有足够的包围空间。

我在项目中遇到过一件事：一个同事为了省面积，把两个N阱之间的间距压到了极限。结果流片回来，两个阱之间发生了穿通，整个芯片漏电严重。那次教训让我明白——最小间距不是用来挑战的，是用来敬畏的。

最大密度规则，很多人容易忽略。你想想看，如果一块区域全是金属，另一块区域全是空白，CMP的时候会怎样？金属多的地方磨得慢，空白的地方磨得快，最后整个晶圆表面高低不平，光刻对焦都成问题。

所以，工艺厂会规定一个最大密度上限，比如金属层密度不能超过80%。同时，也有最小密度下限，比如不能低于20%。说白了，就是让你把图形「摊匀」了放。

我的小技巧：在布局阶段，我会先跑一遍密度检查。如果发现某块区域密度超标，就手动插入一些「虚拟图形」（dummy pattern）。这些图形不参与电路功能，只为了平衡密度。

我曾经在一个射频芯片项目里，因为太追求性能，把电感下方的金属层几乎清空了。结果密度检查直接报错，最低密度只有5%。后来不得不补了一大片虚拟金属，虽然性能稍微降了一点，但至少芯片能正常制造出来。

密度梯度规则，是最容易被新手忽略的。它管的是「密度变化的速度」。什么意思呢？就是你不能从密度80%的区域，突然跳到密度20%的区域。中间必须有一个平滑的过渡。

为什么会这样？因为CMP的研磨头是刚性的。如果密度突变，研磨头在高低交界处会「卡住」，导致局部过磨或欠磨。严重的话，金属线会被磨断，或者层间介质被磨穿。

我建议，在版图设计时，密度梯度一般控制在每100μm变化不超过10%。具体数值要看工艺厂给的规则文件，不同工艺差别挺大的。

注意：密度梯度规则在先进工艺（比如7nm、5nm）中尤其严格。因为层数多、结构复杂，任何一点密度突变都可能引发连锁反应。我曾经在7nm项目里，因为一个宏模块的边缘密度梯度超标，整个芯片的CMP均匀性都受到了影响。

下面这张图，是我自己总结的。它把三条规则的关系画清楚了。你一看就明白：最小间距管局部、最大密度管全局、密度梯度管过渡。三者共同构成了一个完整的密度约束体系。

说了这么多理论，来点实际的。我总结了几条自己踩过的坑，希望能帮你少走弯路。

别信默认设置：EDA工具的默认密度规则，往往偏宽松。我建议拿到工艺厂的规则文件后，手动核对一遍。我曾经因为信了工具的默认值，漏掉了一条密度梯度规则，结果改版多花了两周。
虚拟图形要「真」虚拟：插入dummy的时候，一定要确保它不和任何有源器件连接。我见过有人把dummy直接搭在电源线上，结果寄生电容暴涨，电路性能直接崩了。
密度检查要早跑：不要等到布局布线全完了才跑密度检查。我个人的习惯是，每完成一个模块的布局，就立刻跑一次密度检查。发现问题早，改起来也快。
注意多层叠加效应：有时候单层密度没问题，但多层叠加起来，密度就超标了。比如金属1到金属5，每一层都是70%密度，但叠加起来可能就超过工艺上限了。这个要特别留意。

一个小技巧：在跑密度检查之前，先看一眼工艺厂的「密度窗口」要求。有些工艺允许你在一定范围内「平均」密度，而不是每块区域都严格达标。利用好这个窗口，可以省不少dummy插入的工作量。

好了，关于布局密度规则，今天就聊到这儿。这三条规则，说白了就是让你把版图「摊匀了、放稳了、过渡顺了」。下次做版图的时候，不妨多留个心眼，看看自己的设计是不是真的符合这些规则。嗯，相信我，流片回来的芯片会感谢你的。