3、封装视角的规则特殊性：封装层级与芯片层级规则差异、Bump/Pad相关规则、RDL层规则要求
各位好，我是老陈。做版图设计十几年了，今天咱们聊聊封装视角下的规则特殊性。说实话，我刚入行那会儿，总觉得封装是封装，芯片是芯片，各管各的就行。直到有一次项目流片回来，芯片功能全对，但封装后良率惨不忍睹……嗯，从那以后我才真正明白，封装和芯片的规则，根本就是两套逻辑。
3.1 封装层级与芯片层级规则差异
芯片设计时，我们关注的是晶体管、金属层、通孔这些微观结构。规则书上写的是最小线宽、最小间距、天线效应这些。但到了封装层级，视角完全不同了。
我举个例子你就明白了。芯片层级看的是纳米级的精度，比如7nm工艺，金属间距可能只有几十纳米。封装层级呢？看的是微米甚至毫米级的尺寸。Bump的间距通常是40μm、50μm、100μm这些量级。你想想看，这差了三个数量级，规则能一样吗？
具体差异我列了个表，方便你对照：
| 规则维度 | 芯片层级 | 封装层级 |
|---|---|---|
| 最小线宽 | 几十纳米 | 几微米（RDL层） |
| 最小间距 | 几十纳米 | 几微米到几十微米 |
| 对准精度 | 纳米级（光刻机） | 微米级（贴片机） |
| 热膨胀系数 | 基本不考虑 | 必须考虑（CTE匹配） |
| 应力影响 | 局部应力（STI等） | 全局应力（翘曲、分层） |
我个人习惯在做版图前，先跟封装工程师开个对齐会。把芯片的顶层金属、顶层通孔、顶层介质的厚度和材料都确认一遍。因为封装厂在做Bump或RDL时，是要在这些顶层结构上动手的。你芯片顶层金属太薄，封装时一加热就变形了，那可就麻烦了。
3.2 Bump/Pad相关规则
Bump和Pad，说白了就是芯片和封装之间的物理接口。芯片上的信号要通过Pad引出来，再通过Bump连接到封装基板或PCB上。这里面的规则，我踩过的坑可不少。
3.2.1 Pad开口规则
Pad是芯片最顶层的金属块，用来做打线或植球。规则上要求：
- 最小尺寸：通常不小于80μm×80μm（打线）或60μm×60μm（植球）
- 最小间距：相邻Pad中心距通常不小于120μm（打线）或100μm（植球）
- 覆盖层开口：Pad上方的钝化层开口要比Pad本身小一圈，通常每边缩进5-10μm
3.2.2 Bump布局规则
Bump是倒装焊用的，规则更严格：
- Bump直径：通常80-120μm，取决于电流和散热需求
- Bump间距：最小100μm，推荐150μm以上
- Bump高度一致性：同一芯片上Bump高度差不超过10μm
- Bump下金属层（UBM）：必须覆盖整个Bump底部，且不能有空洞
我记得有个项目，Bump间距做成了90μm，封装厂说可以试试。结果回流焊时，相邻Bump之间发生了桥接，短路了一大片。从那以后，我坚决不碰100μm以下的Bump间距，除非有特殊工艺保证。
3.2.3 电源/地Bump的特殊要求
电源和地的Bump，电流大，发热多，规则上要特别处理：
- 数量：电源/地Bump数量通常是信号Bump的2-3倍
- 分布：均匀分布在芯片四周，避免局部电流密度过大
- 尺寸：可以比信号Bump大20-30%，降低电阻
- 冗余设计：关键电源域至少多放1-2个冗余Bump
3.3 RDL层规则要求
RDL（再分布层）是封装层级的关键结构。它的作用是把芯片周边的Bump，重新分布到封装基板上的指定位置。说白了，就是给信号重新布线。
3.3.1 RDL线宽线距
RDL的线宽线距比芯片内部宽松得多，但也不是随便画的：
- 最小线宽：通常3-5μm（先进封装可做到2μm）
- 最小线距：通常3-5μm
- 推荐线宽：5-8μm，良率更高
- 转角规则：避免直角，使用45°或圆弧转角
你想想看，RDL是在封装基板上做的，基板的平整度和光刻精度都比不上晶圆。线宽做太细，良率就直线下降。我一般建议客户，除非有特殊需求，否则RDL线宽不要低于5μm。
3.3.2 RDL层数选择
RDL可以有多层，但每增加一层，成本就翻倍：
| RDL层数 | 适用场景 | 成本系数 |
|---|---|---|
| 1层 | 简单芯片，Bump数量少 | 1.0 |
| 2层 | 中等复杂度，需要交叉布线 | 1.8-2.2 |
| 3层及以上 | 高密度互连，多芯片堆叠 | 3.0以上 |
我个人经验是，能用1层RDL解决的问题，绝不用2层。因为每多一层，不仅成本高，良率也会下降。而且RDL层之间的通孔，可靠性也是个问题。
3.3.3 RDL与Bump的对位规则
RDL的末端要连接到Bump下方的UBM上，对位精度要求很高：
- RDL末端宽度：至少等于Bump直径的80%
- 对位偏差：RDL中心与Bump中心偏差不超过Bump直径的10%
- 覆盖重叠：RDL与UBM的重叠面积至少占UBM面积的70%
3.4 封装规则检查的实用流程
说了这么多规则，那实际工作中怎么检查呢？我分享一个我常用的流程：
- 第一步：拿到封装厂的DRC规则文件——别自己猜，直接找封装厂要
- 第二步：把规则导入到版图工具中——比如Calibre、ICV等
- 第三步：运行封装层级的DRC——注意要选对规则集，别用芯片的规则跑封装
- 第四步：人工复核关键区域——比如Bump密集区、RDL转角处
- 第五步：跟封装厂做一次预检——把GDS发过去，让他们跑一遍自己的规则
嗯，这里要特别提醒一下。封装厂的DRC规则，有时候跟芯片厂的规则是冲突的。比如芯片厂要求顶层金属密度不能太高，但封装厂要求Bump下方必须有足够多的金属支撑。这时候就需要两边协调，找到一个折中方案。
3.5 本章小结
封装视角的规则，说白了就是从芯片的微观世界，跳到了封装的宏观世界。芯片层级看的是纳米级的精度，封装层级看的是微米级的可靠性。Bump/Pad的尺寸、间距、对位，RDL的线宽、层数、覆盖，每一个细节都影响着最终的良率和可靠性。
我个人觉得，做版图设计的人，一定要有封装意识。别只盯着芯片内部，多想想你的设计到了封装厂手里会经历什么。热、应力、对位偏差、材料匹配……这些封装层级的因素，往往决定了芯片能不能真正用起来。
好了，这一章就聊到这儿。下一章我们接着讲封装协同设计中的具体方法，到时候再细聊。