01
Verilog代码规范概述
为什么需要代码规范 · 核心目标 · 常见误区
规范总览可读性
02
命名规范（上）
模块/端口/信号/参数命名规则与最佳实践
命名模块
03
命名规范（下）
避免歧义 · 匈牙利命名法 · 风格一致性
匈牙利一致性
04
文件与模块结构规范
一个文件一个模块 · 文件头模板 · 端口排列
结构模板
05
注释规范（上）
文件头/模块/端口/主要信号注释模板
注释文档
06
注释规范（下）
行内注释 · FIXME/TODO · 避免过度注释
标记简洁
07
缩进与排版规范
TAB vs 空格 · 行宽 · 空行 · 括号对齐
格式对齐
08
信号声明规范
wire/reg · 多维数组 · 有符号/参数化
声明类型
09
组合逻辑建模规范（上）
always @(*) · 阻塞与非阻塞赋值本质
组合赋值
10
组合逻辑建模规范（下）
assign · 条件运算符 · 避免组合环路
assign环路
11
时序逻辑建模规范（上）
always @(posedge clk) · 同步/异步复位
时序复位
12
时序逻辑建模规范（下）
多时钟域 · 寄存器命名 · 避免锁存器
CDC锁存器
13
状态机编码规范（上）
一段式/二段式/三段式状态机写法与选择
FSM分段
14
状态机编码规范（下）
二进制/格雷码/独热码 · 综合与仿真
编码独热
15
接口与总线规范
接口分组 · 握手信号 · AXI-lite/AHB-lite
总线握手
16
参数化设计规范
parameter/localparam · generate · 条件编译
参数generate
17
时钟与复位规范
时钟命名 · 门控时钟 · 异步复位同步释放
时钟复位
18
跨时钟域处理规范
单/多bit同步器 · 异步FIFO设计规范
CDCFIFO
19
仿真与测试规范（上）
testbench结构 · 时钟/复位生成 · 激励编写
仿真TB
20
仿真与测试规范（下）
自检testbench · 覆盖率收集 · 后处理
自检覆盖率
21
综合与实现规范
可综合风格 · 避免歧义 · 综合约束
综合约束
22
低功耗设计规范
时钟门控 · 电源门控 · 多电压域
低功耗门控
23
DFT（可测试性设计）规范
扫描链 · BIST · 测试点插入
DFT扫描
24
代码检查与评审规范
lint工具 · 评审清单 · 常见违规
lint评审
25
版本管理与协作规范
Git分支 · 提交规范 · Review流程
Git协作
26
IP集成规范
IP例化 · 配置 · 接口适配
IP集成
27
文档生成规范
Doxygen · 自动文档 · 代码同步
文档Doxygen
28
常见代码坏味道与重构
过长组合逻辑 · 魔法数字 · 重复/嵌套
重构坏味道
29
团队代码规范落地实践
规范制定 · 培训 · CI/CD集成
团队CI/CD
30
综合案例实战
完整模块从零到一 · 包含所有规范要点
实战完整