第三章 路径分析入门：时序路径的四大类型
各位同学，今天我们来聊聊时序路径。说实话，我刚入行那会儿，看到STA报告里密密麻麻的路径，头都大了。后来带我的老工程师跟我说了一句话，我到现在还记得——「你先把路径分清楚，剩下的就好办了」。
时序路径，说白了就是信号从起点到终点的传播路径。在静态时序分析中，我们把它分成四大类。这四大类搞明白了，你再看STA报告，就跟看地图一样清晰。
3.1 为什么要把路径分类？
你想想看，一个芯片里有多少条路径？几百万条甚至上亿条。如果不分类，你怎么分析？
我个人习惯，拿到一个设计后，第一件事就是按路径类型把时序报告拆开看。为什么？因为不同类型的路径，优化的手段完全不一样。
核心要点：时序路径的四大类型，是根据路径的起点和终点来划分的。
- 起点：时钟引脚（clock pin）或输入端口（input port）
- 终点：时钟引脚（clock pin）或输出端口（output port）
3.2 四大路径类型详解
好，我们一个一个来看。这四种路径，我建议你背下来，面试的时候也经常问。
3.2.1 输入到寄存器（Input to Register）
这种路径的起点是芯片的输入端口，终点是寄存器的数据输入引脚（D端）。
我在项目中遇到过一个问题：一个高速接口的输入数据，总是建立时间违例。查了半天，发现是输入路径上的组合逻辑太多了。说白了，就是数据从片外进来，到第一个寄存器之间，绕了太多弯。
我的经验：对于输入到寄存器的路径，我一般建议在输入端口附近直接加一级寄存器。这样可以把片外的时序不确定性隔离掉。当然，这要看你的设计能不能接受一个时钟周期的延迟。
3.2.2 寄存器到寄存器（Register to Register）
这是最常见、也是最重要的路径类型。起点是寄存器的时钟引脚（CK端），终点是下一个寄存器的数据输入引脚（D端）。
为什么说它最重要？因为芯片里90%以上的时序路径都是这种。STA工具默认分析的也是这种路径。
我曾经遇到过一个案例：一个设计在综合后时序全过，但布局布线后却出现了大量违例。原因就是寄存器到寄存器路径上的走线延迟变大了。嗯，这里要注意，物理设计阶段，线延迟的影响会变得非常显著。
避坑指南：我曾经吃过一个亏——两个寄存器之间插了太多组合逻辑，导致路径延迟超标。后来我给自己定了个规矩：两个寄存器之间的组合逻辑级数，尽量控制在10级以内。当然，这跟工艺和频率有关，但至少是个参考。
3.2.3 寄存器到输出（Register to Output）
这种路径的起点是寄存器的时钟引脚，终点是芯片的输出端口。
这类路径的难点在于：输出端口的负载是片外的，你没法精确控制。我记得有一次做DDR控制器，输出路径的时序怎么都调不好。后来发现是片外负载模型没设对。
关键点：寄存器到输出路径的时序分析，依赖于输出端口的负载模型和驱动能力。如果模型不准，分析结果就是错的。
3.2.4 输入到输出（Input to Output）
这种路径的起点是输入端口，终点是输出端口。说白了，就是纯组合逻辑路径，中间没有寄存器。
这种路径在实际设计中其实不多见。为什么？因为纯组合路径很难控制时序。我一般建议，如果可能的话，尽量在输入和输出之间插入寄存器。
但有些场景下，比如异步接口或者一些简单的控制信号，确实会用到这种路径。这时候就要特别小心了。
3.3 路径的起点与终点
刚才我们提到了起点和终点，这里我再详细说一下。
| 路径类型 | 起点 | 终点 |
|---|---|---|
| 输入到寄存器 | 输入端口 | 寄存器D端 |
| 寄存器到寄存器 | 寄存器CK端 | 寄存器D端 |
| 寄存器到输出 | 寄存器CK端 | 输出端口 |
| 输入到输出 | 输入端口 | 输出端口 |
你可能会问：为什么起点和终点要这么定义？
原因很简单：STA工具需要知道从哪里开始计算时间，到哪里结束。起点决定了「发射沿」（launch edge），终点决定了「捕获沿」（capture edge）。这两个概念我们后面会详细讲。
3.4 知识体系总览
下面这张图，是我自己画的时序路径分类框架。你看一眼，就能把整个知识体系串起来。
3.5 实战中的路径分析思路
好了，理论讲完了，我们来点实际的。拿到一个时序违例报告，你怎么快速定位问题？
我的做法是这样的：
- 先看路径类型——是寄存器到寄存器，还是输入到寄存器？不同类型，优化手段不同。
- 再看起点和终点——起点是哪个时钟？终点是哪个寄存器？这决定了你要调整时钟约束还是逻辑结构。
- 最后看路径上的逻辑级数——级数太多，说明组合逻辑太深；级数太少，说明可能插了多余的缓冲器。
一个小技巧：我习惯在STA报告中按路径类型排序。这样可以把同一类型的违例集中在一起，批量分析。效率高很多。
3.6 一个简单的代码示例
为了让你更直观地理解这四种路径，我写了一个简单的Verilog代码片段。你对照着看，就明白了。
module path_example (
input clk,
input rst_n,
input data_in, // 输入端口
output reg data_out // 输出端口
);
reg reg1, reg2;
wire comb_out;
// 输入到寄存器路径：data_in → reg1的D端
// 中间可能有组合逻辑（这里直接赋值）
always @(posedge clk or negedge rst_n) begin
if (!rst_n)
reg1 <= 1'b0;
else
reg1 <= data_in; // 输入到寄存器路径
end
// 寄存器到寄存器路径：reg1的CK端 → reg2的D端
// 中间有组合逻辑
assign comb_out = reg1 & ~reg2; // 组合逻辑
always @(posedge clk or negedge rst_n) begin
if (!rst_n)
reg2 <= 1'b0;
else
reg2 <= comb_out; // 寄存器到寄存器路径
end
// 寄存器到输出路径：reg2的CK端 → data_out（输出端口）
always @(posedge clk or negedge rst_n) begin
if (!rst_n)
data_out <= 1'b0;
else
data_out <= reg2; // 寄存器到输出路径
end
// 输入到输出路径：data_in → data_out（纯组合）
// 注意：这里没有寄存器，是纯组合逻辑
// 实际设计中不推荐这样用
endmodule你看，代码里的注释已经把四种路径标出来了。我建议你把这个代码跑一遍STA，看看报告里是怎么描述这些路径的。
3.7 避坑总结
最后，我把自己踩过的坑总结一下，你记好了：
- 输入到寄存器路径：别忘了设输入延迟约束。我曾经漏设过一次，结果STA报告全是绿的，流片回来直接废了。
- 寄存器到寄存器路径：注意组合逻辑级数。我一般控制在10级以内，超过这个数就要小心了。
- 寄存器到输出路径：输出负载模型一定要准。我建议用实际PCB的寄生参数来建模。
- 输入到输出路径：尽量少用。如果非用不可，一定要加时序约束，而且约束要保守一点。
好了，这一章的内容就到这里。路径分析是STA的基础，把这四种路径搞明白了，后面的内容就好学了。