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从RTL到验证：完整芯片设计链实战课程

📚 共计 30 章节

芯片设计流程全景

从需求到流片，RTL设计、验证、综合、STA、DFT、物理设计全流程概览。

概览全流程

Verilog RTL设计基础

模块化设计、组合逻辑与时序逻辑、阻塞与非阻塞赋值、常用RTL模板。

RTL设计进阶

有限状态机（FSM）设计、流水线设计、跨时钟域同步（CDC）、异步FIFO设计。

RTL设计实战

基于AMBA总线的UART控制器RTL设计，包括寄存器配置、发送/接收状态机、波特率生成。

SystemVerilog验证基础

数据类型、接口（interface）、类（class）、随机化（randomization）。

SystemVerilog验证进阶

功能覆盖率（functional coverage）、断言（assertion）、序列（sequence）。

覆盖率断言

UVM验证方法学入门

UVM树形结构、uvm_component与uvm_object、factory机制、phase机制。

UVM验证组件

driver、monitor、sequencer、agent、env、test、scoreboard、coverage collector。

UVM序列与事务

sequence、sequencer、transaction、sequence item的生成与驱动。

UVM寄存器模型

reg_model、adapter、predictor、前门访问与后门访问。

寄存器后门

UVM验证环境搭建

基于UVM的UART验证环境搭建，包括接口、agent、env、test、scoreboard。

UVM验证实战

UART验证用例编写，包括寄存器读写测试、数据收发测试、中断测试、错误注入测试。

功能覆盖率驱动验证（CDV）

覆盖率建模、覆盖率收集、覆盖率分析、覆盖率驱动的随机测试。

断言验证（SVA）

立即断言、并发断言、蕴含操作符、断言覆盖率、断言在验证中的应用。

形式化验证入门

形式化验证与动态仿真对比、属性检查（property checking）、等价性检查。

形式化属性

逻辑综合入门

综合流程、约束文件（SDC）、时序路径分析、综合优化策略。

逻辑综合实战

UART RTL综合，包括时序约束、面积约束、功耗约束、综合报告分析。

静态时序分析（STA）基础

建立时间与保持时间、时序路径类型、时钟域分析、OCV。

静态时序分析实战

PrimeTime工具使用、时序报告解读、违例修复方法。

PrimeTime修复

可测试性设计（DFT）基础

扫描链（scan chain）、边界扫描（JTAG）、BIST、ATPG。

可测试性设计实战

在UART设计中插入扫描链、生成测试向量、故障覆盖率分析。

低功耗设计基础

时钟门控、电源门控、多电压域、DVFS、低功耗验证。

低功耗门控

低功耗设计实战

在UART设计中应用时钟门控、UPF编写、低功耗仿真。

物理设计（后端）入门

布局（placement）、时钟树综合（CTS）、布线（routing）、物理验证。

物理设计实战

UART设计的布局布线流程、时序收敛、DRC/LVS检查。

布局布线DRC

芯片验证策略与计划

验证计划（verification plan）、验证策略、验证指标、回归测试。

验证环境管理、用例管理、覆盖率管理、bug管理、版本控制。

验证自动化

脚本自动化（Python/Perl/Tcl）、仿真自动化、报告自动化。

脚本自动化

芯片设计项目实战

从RTL到GDSII的完整UART芯片设计项目，涵盖设计、验证、综合、STA、DFT、物理设计。

课程总结与未来展望

芯片设计趋势、AI辅助设计、开源芯片生态、职业发展建议。