一、时序约束基础概念
各位同学好，我是你们的FPGA讲师。今天咱们聊聊时序约束的基础概念。说实话，我刚入行那会儿，觉得时序约束就是个麻烦事——明明代码写得好好的，非要加一堆约束，烦不烦？直到有一次，我负责的一个图像采集项目，板子调通了，但画面时不时出现条纹...折腾了两周，最后发现是时序没约束好，建立时间违例了。从那以后，我再也不敢小看时序约束了。
1.1 什么是时序约束
时序约束，说白了就是告诉工具：你的电路要在多快的速度下工作。
你想想看，FPGA里的逻辑门、触发器，它们都有物理延迟。信号从A点传到B点，需要时间。如果这个时间太长，超过了时钟周期，那数据就来不及稳定，结果就会出错。
时序约束就是给工具设定一个目标——比如“时钟频率100MHz，所有路径必须在10ns内完成”。工具会根据这个目标去布局布线，尽量满足你的要求。
核心要点：时序约束 = 给工具设定性能目标 + 告诉工具哪些路径需要关注
1.2 为什么需要时序约束
我见过不少新手，写完代码直接跑综合，看到没报错就以为万事大吉了。嗯，这里有个大坑——综合工具不会自动知道你的时钟频率。
没有时序约束，工具会怎么做？它会用最保守的方式去布线，结果可能是：
- 路径延迟很大，实际跑不到你想要的频率
- 或者工具过度优化，浪费了资源
- 最要命的是——功能仿真通过了，上板子就挂
我曾经在一个项目中，没有加时序约束，仿真一切正常。结果板子一跑，采集的图像全是雪花点。后来加了约束，重新布线，问题就解决了。你说神奇不神奇？
警告：没有时序约束的设计，就像没有导航的司机——你可能能开到目的地，但大概率会走弯路，甚至撞墙。
1.3 建立时间与保持时间
这两个概念，是时序分析的基石。我尽量用大白话讲清楚。
建立时间（Setup Time）：时钟沿到来之前，数据必须稳定的最短时间。
保持时间（Hold Time）：时钟沿到来之后，数据必须稳定的最短时间。
你想想看，触发器就像一扇门。时钟沿就是开门的那一瞬间。数据必须在开门前就等在门口（建立时间），开门后也不能马上走（保持时间）。如果数据来得太晚，或者走得太早，门就抓不到正确的数据。
| 参数 | 含义 | 违例后果 |
|---|---|---|
| 建立时间 | 时钟沿前数据需稳定 | 数据采样错误，功能异常 |
| 保持时间 | 时钟沿后数据需稳定 | 数据被覆盖，逻辑混乱 |
个人经验：我习惯在约束时留10%~20%的余量。比如目标100MHz，我会按110MHz去约束。这样即使温度变化、电压波动，电路也能稳定工作。
1.4 时序路径的组成
一条完整的时序路径，通常包含这几部分：
- 起点：通常是触发器的时钟引脚，或者输入端口
- 组合逻辑：路径上的与门、或门、多路选择器等
- 终点：另一个触发器的数据输入引脚，或者输出端口
说白了，就是数据从A触发器出发，经过一堆逻辑门，到达B触发器。工具会计算这条路径的总延迟，然后跟时钟周期做比较。
我画了一张图，帮你理解这个结构：
从图上你能看到，数据从REG_A出发，经过组合逻辑，到达REG_B。同时时钟信号也要分别到达两个触发器。工具要保证：数据到达REG_B的时间，比时钟到达REG_B的时间，早一个建立时间以上。
关键公式：
建立时间检查：T_clk_delay + T_co + T_logic + T_route ≤ T_clk_period + T_clk_delay2 - T_setup
保持时间检查：T_clk_delay + T_co + T_logic + T_route ≥ T_clk_delay2 + T_hold
嗯，公式看着有点吓人。但说白了就是：数据不能跑太快，也不能跑太慢。太快会破坏保持时间，太慢会破坏建立时间。
避坑指南：我曾经遇到一个案例，保持时间违例。查了半天，发现是时钟偏斜（clock skew）太大。两个触发器的时钟到达时间差了0.5ns，导致数据被过早覆盖。后来加了时钟树约束，问题就解决了。所以，时钟网络的设计和约束，一定要重视。
好了，这一章的基础概念就讲到这里。记住：时序约束不是可有可无的装饰，而是保证电路正常工作的必要条件。下一章我们会深入具体的约束命令，到时候见。