时序路径：芯片设计的“交通路线图”

大家好，我是你们的时序约束讲师。今天我们来聊聊一个基础但极其重要的概念——时序路径。

说实话，我刚入行那会儿，觉得时序路径就是个抽象概念。直到有一次，我负责一个高速接口模块，时序总是不收敛。老板站在我身后，问我：“你的关键路径在哪？”我支支吾吾答不上来。从那以后，我彻底明白了——不懂路径，就别谈时序。

什么是时序路径？

时序路径，说白了就是数据信号在芯片里“跑”的路线。从起点出发，经过组合逻辑、走线，最终到达终点。

你想想看，芯片里成千上万个寄存器，它们之间怎么通信？就是靠这些路径。每条路径都有个“时间预算”——数据必须在规定时间内从起点跑到终点。超时了，就是时序违例。

路径的四大分类

在实际项目中，我们把时序路径分成四类。这四类覆盖了芯片里所有的数据流动场景。我建议你把这四类刻在脑子里，因为STA分析就是围绕它们展开的。

路径类型	起点	终点	典型场景
寄存器到寄存器	寄存器时钟引脚	寄存器数据输入引脚	内部逻辑通路
输入到寄存器	芯片输入端口	寄存器数据输入引脚	外部信号进入芯片
寄存器到输出	寄存器时钟引脚	芯片输出端口	内部信号送出芯片
输入到输出	芯片输入端口	芯片输出端口	纯组合逻辑通路

第一类：寄存器到寄存器（Reg-to-Reg）

这是最常见的一类路径，也是STA分析的核心。起点是一个寄存器的时钟引脚（CK），终点是另一个寄存器的数据输入引脚（D）。

举个例子：

// 简单的寄存器到寄存器路径
always @(posedge clk) begin
  reg_a <= data_in;      // 起点寄存器
  reg_b <= reg_a;        // 终点寄存器
end

这里，数据从 reg_a 的 Q 端输出，经过一些组合逻辑（可能没有），到达 reg_b 的 D 端。STA工具会计算这条路径的延迟，检查是否满足建立时间和保持时间。

第二类：输入到寄存器（Input-to-Reg）

这类路径的起点是芯片的输入端口（比如一个输入引脚），终点是内部寄存器的D端。

为什么要单独分析这类路径？因为输入信号到达芯片的时间是不确定的。它取决于外部器件和PCB走线。我们需要通过 set_input_delay 约束来告诉STA工具：信号到底什么时候到。

// 输入到寄存器的典型约束
set_input_delay -clock clk -max 2.5 [get_ports data_in]

这个约束的意思是：数据从芯片引脚进来，最多2.5ns后才会被内部寄存器采样。嗯，这里要注意，这个值设大了会过度约束，设小了又可能漏掉问题。

第三类：寄存器到输出（Reg-to-Output）

这类路径的起点是内部寄存器的时钟引脚，终点是芯片的输出端口。

它关心的是：内部寄存器把数据打出来后，经过输出缓冲和IO pad，最终到达芯片引脚需要多长时间。这个时间必须满足外部器件的建立时间要求。

对应的约束是 set_output_delay：

// 寄存器到输出的典型约束
set_output_delay -clock clk -max 3.0 [get_ports data_out]

这个3.0ns表示：数据从芯片引脚输出后，外部器件需要在3.0ns内完成采样。

第四类：输入到输出（Input-to-Output）

这类路径比较特殊。它没有经过任何寄存器，直接从输入端口跑到输出端口。说白了就是纯组合逻辑路径。

在实际项目中，这类路径很少见。因为现代芯片设计几乎都是同步设计，很少允许纯组合路径穿过芯片。但有些特殊场景，比如异步接口、复位信号、测试模式，还是会遇到。

路径的图形化理解

说了这么多，不如一张图来得直观。下面我用SVG画了一张时序路径的框架图，帮你把四类路径串起来：

为什么路径分类这么重要？

因为不同的路径类型，对应的约束命令和分析方法完全不同。

• Reg-to-Reg：靠时钟周期约束自动分析，你只需要定义好时钟。
• Input-to-Reg：必须手动设 set_input_delay，告诉工具外部延迟。
• Reg-to-Output：必须手动设 set_output_delay，告诉工具外部需求。
• Input-to-Output：需要 set_max_delay / set_min_delay 显式约束。

我个人习惯是，在项目初期先画一张路径分类图，把所有的端口和关键寄存器标出来。这样后面写约束的时候，思路会非常清晰。

总结一下

时序路径就是数据在芯片里的“旅行路线”。四种路径类型覆盖了所有数据流动场景。理解它们，是写好时序约束的第一步。

嗯，今天的内容就到这里。记住这四类路径，后面我们讲具体约束命令的时候，你会觉得特别顺。