01
时序收敛概述
什么是时序收敛，为什么它如此重要，以及整个布局布线流程中时序收敛的核心地位。
核心概念流程
02
静态时序分析(STA)基础
建立时间与保持时间的概念，时序路径的分类（输入到输出、寄存器到寄存器等）。
STA路径
03
SDC约束编写进阶
如何编写精确的时钟约束、输入输出延迟约束，以及常见的约束陷阱。
SDC约束
04
时钟树综合(CTS)策略
时钟树的结构选择（H-tree、网格、平衡树），时钟偏差与时钟抖动的控制。
CTS时钟
05
布局(Placement)优化技巧
如何通过物理约束（如区域约束、密度约束）引导布局，减少拥塞。
布局拥塞
06
布线(Routing)与拥塞管理
全局布线与详细布线的区别，如何识别和解决布线拥塞。
布线拥塞
07
时序驱动的布局布线
如何让工具优先优化关键路径，设置时序权重与路径组。
时序驱动权重
08
多角多模(MCMM)分析
在不同工艺角和工作模式下进行时序分析，确保芯片在所有条件下都能工作。
MCMM工艺角
09
片上变化(OCV)与先进OCV
OCV对时序的影响，如何设置derate因子，以及AOCV的原理。
OCVAOCV
10
串扰(Crosstalk)分析与修复
串扰如何导致时序违例，以及通过屏蔽、间距调整等方法修复。
串扰修复
11
IR Drop分析与电源网络设计
IR Drop对时序的影响，如何设计健壮的电源网络。
IR Drop电源
12
层次化设计中的时序收敛
模块划分、接口时序约束、顶层与模块间的时序协调。
层次化接口
13
增量式布局布线(Incremental Flow)
如何在已有结果上做小范围修改，快速收敛时序。
增量ECO
14
物理综合(Physical Synthesis)
综合阶段考虑物理信息，减少后端时序收敛压力。
物理综合前端
15
保持时间(Hold Time)修复技巧
插入缓冲器、调整路径长度、时钟偏斜调整等方法。
Hold修复
16
建立时间(Setup Time)修复技巧
逻辑优化、阈值电压(Vt)交换、尺寸调整、插入流水线。
Setup优化
17
功耗与时序的权衡
低功耗设计（多阈值电压、门控时钟）对时序的影响及平衡策略。
低功耗权衡
18
可制造性设计(DFM)对时序的影响
金属填充、通孔优化等DFM操作如何影响时序。
DFM制造
19
时序例外(Timing Exceptions)处理
false path、multicycle path、max/min delay的合理设置。
例外约束
20
时钟门控(Clock Gating)检查
确保时钟门控逻辑不会引入毛刺或时序问题。
门控时钟
21
复位同步与异步复位时序
复位信号的时序约束与收敛方法。
复位同步
22
跨时钟域(CDC)处理
同步器设计、CDC路径的时序约束与验证。
CDC同步
23
时序收敛脚本自动化
使用Tcl脚本自动化时序分析、报告生成与修复流程。
Tcl自动化
24
时序报告解读
如何从报告中快速定位关键路径，分析违例原因。
报告分析
25
ECO(Engineering Change Order)流程
功能ECO与时序ECO的区别，如何快速实现时序ECO。
ECO修改
26
先进工艺节点下的挑战
FinFET工艺特性、更严格的线延迟模型、更复杂的寄生参数。
FinFET先进工艺
27
机器学习在时序收敛中的应用
ML预测拥塞、优化布局、加速时序收敛。
ML智能
28
时序收敛的团队协作流程
版本管理、数据库管理、并行工作流。
协作流程
29
案例研究：复杂SoC时序收敛实战
从RTL到GDSII的完整时序收敛过程。
案例SoC
30
未来趋势：3D IC与Chiplet
3D IC、Chiplet技术对时序收敛的新挑战与机遇。
3D ICChiplet