01
时序收敛概述
什么是时序收敛？为什么是芯片设计核心？全流程概览（RTL→GDSII）
概念流程
02
STA基础概念
建立时间、保持时间、时钟周期、时序路径类型 (reg-to-reg, reg-to-out …)
建立时间保持时间
03
时序约束入门
create_clock, set_input_delay, set_output_delay, set_max/min_delay
SDC约束
04
SDC约束详解
生成时钟、虚拟时钟、时钟组、时钟延迟/不确定性、时序例外 (false_path, multicycle)
时钟例外
05
时序库 (Liberty) 解析
库单元模型、时序弧、查找表 (NLDM/CCS)、PVT corner、LVF库
LibertyCCS
06
RC寄生参数提取
SPEF格式、寄生参数对延迟的影响、提取流程 (版图→SPEF)
SPEF寄生
07
延迟计算基础
单元延迟与线延迟、NLDM、电流源模型 (CCS)
延迟NLDM
08
静态时序分析原理
STA vs 动态仿真、路径枚举、最差路径分析、时序报告解读
STA路径
09
PrimeTime工具入门
环境搭建、读取设计/约束、运行STA、生成报告
PrimeTime工具
10
时序报告分析
report_timing详解、slack、transition、capacitance、fanout、路径分组
报告slack
11
时序收敛策略
setup violation修复：尺寸调整、VT swap、插入Buffer、逻辑重构
修复setup
12
保持时间修复
hold violation原因、修复方法 (延迟单元、尺寸调整)、setup/hold trade-off
hold修复
13
时钟树综合 (CTS) 基础
时钟树目标、时钟偏差 (skew)、抖动 (jitter)、时钟树结构
CTS时钟
14
CTS对时序的影响
时钟延迟/偏差对setup/hold的影响、有用偏差 (useful skew)
skewuseful skew
15
功耗与时序的权衡
动态/静态功耗、多阈值电压 (Multi-VT) 库、功耗-时序优化
功耗Multi-VT
16
片上变异 (OCV) 与先进时序
OCV概念、derating、AOCV、POCV、LVF
OCVAOCV
17
CRPR/CPPR
时钟路径悲观移除原理、CRPR设置、对时序收敛的影响
CRPRCPPR
18
多模式多角 (MMMC) 分析
不同模式 (function/test)、PVT corner、MMMC STA设置
MMMCcorner
19
时序ECO流程
手动ECO、自动ECO、ECO指导原则、金属层ECO vs 全层ECO
ECO金属层
20
时序收敛常见问题
跨时钟域 (CDC)、异步复位同步释放、组合逻辑环路
CDC异步
21
功耗感知的时序收敛
DVFS、功耗门控、时序与功耗协同优化
DVFS功耗门控
22
先进工艺节点时序挑战
FinFET效应、RC延迟主导、布线拥塞对时序的影响
FinFET先进工艺
23
机器学习在时序收敛中的应用
ML预测时序热点、自动参数调优、智能ECO
ML智能ECO
24
时序签核 (Signoff) 标准
Signoff corner选择、signoff margin、时序余量要求
Signoffmargin
25
时序验证流程
综合后STA → 布局后STA → CTS后STA → 布线后STA
流程STA
26
时序收敛脚本自动化
Tcl脚本编写、自动化报告分析、批量修复流程
Tcl自动化
27
时序收敛案例分析
真实芯片时序收敛过程、遇到的坑、解决方案
案例实战
28
时序收敛工具链
Synopsys PrimeTime、Cadence Tempus、其他EDA工具对比
工具链对比
29
时序收敛最佳实践
设计阶段预防、综合优化、后端收敛、签核检查
最佳实践全流程
30
课程总结与未来展望
时序收敛技术趋势、3D IC时序、Chiplet时序挑战
趋势3D IC