01
面积优化的基本概念与挑战
面积与时序的权衡关系 · 为什么需要面积优化 · 常见误区
权衡基础
02
逻辑综合阶段的面积优化
综合策略选择 · 逻辑重组与资源共享 · 操作符调优
综合资源
03
门级网表的面积优化
标准单元库选择 · 驱动强度调整 · Multi-Vt混合使用
门级单元库
04
物理设计中的面积优化
布局规划影响 · 标准单元密度 · 宏单元摆放
物理Floorplan
05
时钟树综合（CTS）与面积
时钟门控实现 · 缓冲器选型 · 时钟层级控制
CTS门控
06
寄存器优化技术
寄存器合并 · 重定时面积影响 · 扫描链重构
寄存器扫描链
07
数据路径优化
加法器/乘法器优化 · MUX优化 · 总线宽度缩减
数据路径算子
08
控制逻辑优化
状态机编码对比 · FSM分解 · 冗余逻辑消除
FSM编码
09
存储器与IP集成优化
Memory Compiler调优 · 分布式寄存器 vs SRAM · IP评估
存储器IP
10
功耗与面积的协同优化
多电压域 · 电源门控开销 · DVFS影响
功耗Multi-VDD
11
工艺节点对面积优化的影响
7nm/5nm面积特性 · FinFET vs Planar · PVT影响
工艺先进节点
12
层次化设计中的面积优化
模块划分与预算 · 顶层集成 · 黑盒抽象
层次化预算
13
拥塞（Congestion）与面积的关系
布线拥塞影响 · 拥塞驱动策略 · 布线资源评估
拥塞布线
14
设计规则检查（DRC）与面积
DRC违例影响 · 金属层利用率 · 通孔优化
DRC金属层
15
静态时序分析（STA）中的面积感知
Setup/Hold权衡 · 物理感知优化 · False Path处理
STA时序
16
面积优化的EDA工具使用技巧
DC/Genus命令 · ICC2/Innovus流程 · 脚本自动化
EDA脚本
17
面积优化的评估指标
利用率 · 门数 · 晶体管数 · 面积效率
指标评估
18
面积优化的案例分析
实际芯片优化全过程 · RTL到GDS步骤 · ROI分析
案例实战
19
常见陷阱与避坑指南
过度优化导致时序恶化 · DFT冲突 · 良率平衡
陷阱DFT
20
面积优化的未来趋势
AI驱动优化 · RTL预估 · 3D IC挑战
AI3D IC
21
面积优化的设计方法论
自顶向下 vs 自底向上 · 预算制定 · 设计评审
方法论流程
22
面积优化的脚本与自动化
Tcl脚本 · Python分析 · Makefile管理
脚本自动化
23
面积优化的报告解读
Area Report关键字段 · 定位瓶颈 · 对比分析
报告分析
24
面积优化的团队协作
前后端协作 · 文档规范 · 版本管理
协作文档
25
面积优化的高级技巧
门控时钟精细控制 · 多bit寄存器 · LUT优化
高级门控
26
面积优化的特殊场景
低功耗模式 · 高速接口 · 模拟混合信号
特殊场景混合
27
面积优化的验证与签核
功能验证 · 时序签核 · 物理签核
验证签核
28
面积优化的成本分析
芯片面积与成本 · NRE成本 · 量产收益
成本NRE
29
行业标准与规范
IEEE标准 · 最佳实践 · IP考量
标准IP
30
综合实战项目
RTL到GDS完整流程 · 实战决策 · 总结复盘
实战项目