SDC约束入门：时钟定义、输入延迟约束、输出延迟约束、伪路径与多周期路径

各位好，我是老李。今天咱们聊聊SDC约束。说实话，我刚入行那会儿，觉得SDC就是一堆让人头疼的Tcl命令。后来踩过几次坑才明白——这玩意儿是芯片能不能跑起来的命根子。

SDC，全称Synopsys Design Constraints。说白了，就是告诉工具：你的设计要在什么频率下工作，信号什么时候来，什么时候走。我见过太多项目，RTL仿真跑得飞起，一综合就崩，十有八九是约束没写对。

一、时钟定义——芯片的脉搏

时钟是芯片的心跳。没有时钟，一切归零。我习惯把时钟定义看作整个约束的基石——地基没打好，上面盖什么楼都得塌。

最基本的时钟定义用create_clock命令。举个例子：

create_clock -name clk_sys -period 10 [get_ports clk]

这条命令告诉工具：端口clk上有个时钟，叫clk_sys，周期10ns，也就是100MHz。嗯，这里要注意——-name后面的名字可以随便起，但最好跟信号名一致，不然回头查起来自己都懵。

实际项目中，时钟往往不止一个。我做过一个SoC项目，光时钟域就七八个。这时候就要用create_generated_clock来定义衍生时钟：

create_generated_clock -name clk_div2 -source [get_ports clk] -divide_by 2 [get_pins u_div/clk_out]

这条命令说：在u_div模块的clk_out引脚上，有个时钟叫clk_div2，它是从clk分频来的，除以2。你想想看，如果不这么写，工具会以为clk_div2是个普通信号，时序分析全乱套。

二、输入延迟约束——信号什么时候到

输入延迟，说白了就是外部信号到达芯片引脚的时间。我刚开始做的时候，总觉得这玩意儿随便写写就行。直到有一次，一个输入信号因为约束写得太松，综合工具把它优化掉了——板子回来直接不工作。

输入延迟用set_input_delay来约束：

set_input_delay -clock clk_sys -max 2.5 [get_ports data_in]
set_input_delay -clock clk_sys -min 1.0 [get_ports data_in]

这里-max和-min分别代表最大和最小延迟。为什么要有两个值？因为PVT（工艺、电压、温度）变化会导致延迟不一样。我曾经在一个项目中，只写了max没写min，结果hold timing全崩了——教训啊。

还有个容易忽略的点：-clock选项指定的是捕获时钟，不是发射时钟。很多人搞反了，导致约束完全无效。你想想看，如果捕获时钟都搞错了，工具怎么知道什么时候该采样数据？

三、输出延迟约束——信号什么时候走

输出延迟跟输入延迟是对称的。它描述的是：芯片输出信号到外部器件需要多长时间。说白了，就是告诉工具：我的输出信号必须在什么时间之前稳定下来。

命令格式类似：

set_output_delay -clock clk_sys -max 3.0 [get_ports data_out]
set_output_delay -clock clk_sys -min 1.5 [get_ports data_out]

这里-max对应setup检查，-min对应hold检查。我个人的经验是：输出延迟的值通常来自外部器件的datasheet。比如外部芯片要求数据在时钟沿前2ns稳定，那你的输出延迟就要设成2ns。

嗯，这里有个坑——输出延迟是相对于芯片的时钟沿来算的。如果你设了3ns，工具会认为外部器件在时钟沿后3ns才需要数据。这个逻辑别搞反了，不然时序分析结果会骗人。

四、伪路径——别管那些不存在的路径

伪路径，英文叫false path。说白了就是：有些路径在功能上永远不会被激活，或者即使激活了也不影响功能。比如跨时钟域的同步器路径、测试模式下的路径。

用set_false_path来声明：

set_false_path -from [get_clocks clk_a] -to [get_clocks clk_b]

这条命令告诉工具：从clk_a到clk_b的所有路径，都不用做时序分析。为什么？因为这两个时钟域之间用了异步FIFO或者双触发器同步，时序天然就不保证。

我见过有人滥用伪路径——只要时序不满足，就加一条false path。这是大忌！伪路径只能用在真正不需要时序检查的地方。我曾经接手过一个项目，前任工程师加了上百条false path，结果芯片跑起来间歇性出错——查了三个月才发现，有一条真正的关键路径被错误地设成了伪路径。

五、多周期路径——给慢信号多一点时间

多周期路径，英文叫multicycle path。有些信号不需要在一个时钟周期内完成传输，比如地址信号、控制信号。这时候就可以用多周期约束来放松时序要求。

命令格式：

set_multicycle_path -setup 2 -from [get_pins u_reg_a/Q] -to [get_pins u_reg_b/D]
set_multicycle_path -hold 1 -from [get_pins u_reg_a/Q] -to [get_pins u_reg_b/D]

这里-setup 2表示：发射沿到捕获沿之间允许2个时钟周期。注意，hold的数值通常是setup减1。为什么？因为hold检查默认是在同一个时钟沿，如果你把setup放宽到2个周期，hold也要相应调整。

你想想看，如果不调整hold，工具会认为数据在第一个时钟沿之后就不能变了——但实际上数据可以保持到第二个时钟沿。这会导致hold约束过紧，工具可能插入不必要的buffer，浪费面积和功耗。

六、知识体系总览

说了这么多，咱们用一张图来总结一下SDC约束的核心逻辑。这张图是我自己画的，希望能帮你理清思路：

这张图把SDC约束分成了四大块：时钟定义是基础，输入输出延迟是边界，特殊路径是补充。我每次做新项目，都会先画这么一张图，把约束结构理清楚再动手写代码。

七、实战小贴士

最后分享几个实战中的小技巧：

• 先写时钟，再写其他约束。时钟是其他所有约束的参考，时钟错了后面全白搭。
• 用report_timing反复检查。每加一条约束，就跑一下时序报告，看看效果对不对。
• 别怕写注释。SDC文件也是代码，注释写清楚，别人（包括未来的你）才能看懂。
• 版本管理。SDC文件一定要进版本控制，每次修改都要有记录。我见过有人直接在综合目录下改SDC，改完也不保存——下次综合又用旧版本，问题复现了都不知道为什么。