3. RTL设计基础：Verilog/VHDL核心语法回顾、组合逻辑与时序逻辑、状态机设计原则、可综合风格
各位同学，咱们今天聊聊RTL设计的基础。说实话，这部分内容看起来像是“炒冷饭”，但我在带项目时发现，很多所谓“资深”工程师翻车的地方，恰恰就是这些基础概念没吃透。你想想看，一个状态机写出来仿真全对，上板子就乱跳，十有八九是组合逻辑和时序逻辑的边界没划清楚。
3.1 Verilog/VHDL核心语法回顾——够用就行
我个人习惯用Verilog，但VHDL我也能看。这里不打算把语法书搬过来，咱们只聊那些“写硬件”真正用得上的东西。
3.1.1 模块与端口
模块就是硬件的“黑盒子”。我见过新手把端口声明写得像C语言函数，结果综合出来一堆莫名其妙的Latch。记住：input默认是wire，output可以是wire或reg。
// Verilog示例：一个简单的D触发器模块
module d_flip_flop (
input wire clk, // 时钟
input wire rst_n, // 异步复位，低有效
input wire d, // 数据输入
output reg q // 数据输出
);
always @(posedge clk or negedge rst_n) begin
if (!rst_n)
q <= 1'b0;
else
q <= d;
end
endmodule3.1.2 赋值语句：阻塞 vs 非阻塞
这是新手最容易踩的坑。说白了：
- 阻塞赋值（=）：用在组合逻辑的
always @(*)里。它像C语言，顺序执行。 - 非阻塞赋值（<=）：用在时序逻辑的
always @(posedge clk)里。它像“拍照”，所有赋值在时钟沿同时生效。
我曾经在项目中见过一个同事，在时序逻辑里混用了阻塞赋值，结果仿真波形看起来完美，但综合后电路多了一级不必要的延迟。查了整整两天才找到原因。嗯，从那以后我定了个规矩：时序逻辑只用<=，组合逻辑只用=，绝不混用。
3.2 组合逻辑与时序逻辑——硬件的“阴阳两面”
组合逻辑是“即时响应”，输入变了输出立刻变。时序逻辑是“记忆单元”，靠时钟沿来更新状态。你想想看，一个CPU里几十亿个晶体管，本质上就是在组合逻辑和时序逻辑之间来回倒腾数据。
3.2.1 组合逻辑的“陷阱”：Latch
组合逻辑最怕什么？怕你写出不完整的条件判断。比如：
// 错误示例：缺少else，会生成Latch
always @(*) begin
if (sel)
y = a;
// 没有else，y保持原值——综合出Latch！
end
// 正确写法：给所有分支赋值
always @(*) begin
if (sel)
y = a;
else
y = b;
end3.2.2 时序逻辑的“节奏”：建立时间与保持时间
时序逻辑的核心是时钟。数据必须在时钟沿之前稳定（建立时间），之后也要稳定一段时间（保持时间）。这就像跳舞，你得踩准节拍。
| 参数 | 含义 | 违反后果 |
|---|---|---|
| 建立时间（Tsu） | 时钟沿到来前，数据必须稳定的最小时间 | 数据可能被采到错误值 |
| 保持时间（Th） | 时钟沿到来后，数据必须稳定的最小时间 | 数据可能被“冲掉” |
说白了，时序约束就是告诉工具：“嘿，这条路径上的延迟不能太大，否则数据来不及建立。” 我刚开始做设计时总觉得这步可有可无，直到有一次流片回来芯片死活上不了高频...嗯，从那以后我再也不敢跳过STA了。
3.3 状态机设计原则——把“大脑”理清楚
状态机是数字设计的灵魂。一个复杂协议、一个数据通路控制器，归根结底都是状态机。我个人习惯把状态机分成三段式来写，这样代码清晰，综合结果也好。
3.3.1 三段式状态机模板
// 三段式状态机示例
module fsm_example (
input wire clk,
input wire rst_n,
input wire start,
output reg done
);
// 第一段：状态定义
localparam IDLE = 2'b00,
S1 = 2'b01,
S2 = 2'b10,
DONE = 2'b11;
reg [1:0] state, next_state;
// 第二段：状态转移（时序逻辑）
always @(posedge clk or negedge rst_n) begin
if (!rst_n)
state <= IDLE;
else
state <= next_state;
end
// 第三段：次态逻辑和输出逻辑（组合逻辑）
always @(*) begin
next_state = state; // 默认保持
done = 1'b0; // 默认输出
case (state)
IDLE: if (start) next_state = S1;
S1: next_state = S2;
S2: next_state = DONE;
DONE: begin
done = 1'b1;
next_state = IDLE;
end
default: next_state = IDLE;
endcase
end
endmodule3.3.2 状态机设计原则
- 原则一：状态编码要谨慎。 状态少用独热码（one-hot），状态多用二进制码。独热码译码快但费寄存器，二进制码省寄存器但译码逻辑复杂。
- 原则二：避免“隐式状态”。 我见过有人用计数器加if-else来模拟状态机，结果代码读起来像天书。老老实实画状态图，写case语句。
- 原则三：复位要可靠。 异步复位虽然方便，但容易引起亚稳态。我习惯用同步复位加异步断言，既保证复位可靠，又避免时序问题。
3.4 可综合风格——写给工具看的“诗”
RTL代码最终要变成硬件。不是所有语法都能综合。你写个#10延迟，仿真器能理解，但综合工具会直接忽略或者报错。
3.4.1 可综合与不可综合的界限
| 可综合 | 不可综合 |
|---|---|
| assign、always、门级原语 | initial、fork-join、force-release |
| 阻塞/非阻塞赋值 | #延迟、wait语句 |
| case、if-else、for循环（固定次数） | while循环、forever循环 |
| 模块实例化 | 文件读写（$readmemh等） |
for循环，综合工具会把它展开成并行电路。所以循环次数必须是常数，不能是变量。否则工具会报错。
3.4.2 常见可综合风格“雷区”
- 雷区一：在多个always块中对同一个变量赋值。 这会导致多驱动冲突，综合工具会报错。一个变量只能在一个always块里被赋值。
- 雷区二：组合逻辑中反馈回路。 比如
assign a = a + 1;，这会产生一个没有时钟控制的振荡器，综合工具会警告甚至报错。 - 雷区三：使用“x”或“z”作为条件。 比如
if (a === 1'bx)，这种写法在仿真中可能有用，但综合工具会把它当成“无关项”，结果可能和仿真不一致。
说白了，可综合风格就是“用硬件工程师的思维写代码”。你写的每一行，都要能映射到具体的门电路或触发器上。如果映射不了，那就别写。
知识体系总览
下面这张图是我自己整理的RTL设计知识脉络，你可以把它当成“地图”来用。
这张图把RTL设计的核心知识点串起来了。你从语法入手，理解组合和时序逻辑的区别，再学会用状态机控制流程，最后用可综合风格把代码“翻译”成硬件。每一步都踩实了，写出来的代码才能既仿真正确，又能在芯片上跑得稳。
好了，这一章的内容就到这里。记住：RTL设计不是写软件，是画电路。心里有电路，笔下才有好代码。