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Zynq基础与FPGA开发入门

📚 共计 30 章节

Zynq是什么？发展历程、应用领域、Zynq-7000架构概览（PS与PL）

🚀 入门🧠 架构

开发环境搭建

Vivado安装 · License配置 · Vitis平台 · 开发板驱动验证

⚙️ 工具🖥️ 环境

FPGA基础回顾

数字逻辑 · Verilog语法 · 组合/时序逻辑 · Vivado仿真

🔌 数字📐 基础

Zynq PS端入门

Cortex-A9 · 外设概览 · Hello World (SDK/Vitis)

💻 处理器📟 外设

Zynq PL端入门

LUT/FF/BRAM/DSP · LED流水灯 · XDC约束 · 比特流下载

💡 逻辑🔧 硬件

AXI总线基础

AXI4/AXI4-Lite/AXI4-Stream · 握手时序 · Vivado互联

🔗 总线📡 协议

MIO/EMIO/PL GPIO控制LED · 三种方式对比

🔘 GPIO💡 控制

UART串口通信

UART协议 · PS端轮询/中断 · PL端简易逻辑分析仪

📠 串口📨 通信

GIC控制器 · PS中断配置 · PL到PS中断 · 优先级嵌套

⏰ 中断⚡ 响应

私有/全局定时器 · AXI Timer · PWM波生成

⏱️ 定时〰️ PWM

DDR内存控制器

DDR控制器架构 · DDR3/4配置 · PS/PL访问DDR

🧠 内存💾 存储

QSPI Flash与启动

QSPI控制器 · 启动模式 · FSBL/U-Boot · BOOT.bin生成

📀 启动💽 Flash

SD卡与文件系统

SD卡控制器 · FATFS移植 · 读写文件 · SD卡启动Linux

📂 文件💳 SD

以太网通信

GEM MAC · LWIP协议栈 · TCP/UDP回环 · PL加速

🌐 网络📡 以太网

VDMA与视频通路

VDMA IP · 视频时序 · OV5640+HDMI采集显示

🎥 视频🖼️ 图像

FPGA静态时序分析

建立/保持时间 · Vivado时序报告 · 约束编写

⏳ 时序📊 分析

Vivado HLS与高层次综合

HLS流程 · C转RTL · 流水线优化 · 集成Vivado

⚡ HLS🔧 综合

AXI DMA与高速数据传输

AXI DMA配置 · Scatter-Gather · PL-PS大数据传输

🚀 DMA📈 高速

FPGA常用IP核

Clocking Wizard · FIFO · BRAM · DDS信号发生器

🧩 IP核📦 生成

ILA逻辑分析仪 · VIO · 仿真波形 · Bug排查思路

🔍 调试🛠️ 工具

Zynq双核AMP架构

AMP vs SMP · CPU1唤醒 · 共享内存 · 双核LED

🔢 双核⚙️ AMP

FreeRTOS在Zynq上的移植

FreeRTOS简介 · Vitis工程 · 任务/队列/信号量

🆓 RTOS📋 任务

Linux在Zynq上的移植

PetaLinux · 内核/设备树 · 根文件系统 · GPIO驱动

🐧 Linux📟 驱动

FPGA数字信号处理基础

FIR/IIR滤波器 · FIR Compiler · DDS频谱分析

📊 DSP🎵 信号

FPGA图像处理基础

灰度化 · Sobel边缘检测 · 双线性插值 · 实时处理

🖼️ 图像👁️ 视觉

Zynq功耗分析与优化

动态/静态功耗 · Vivado估计 · 门控时钟 · 实测

⚡ 功耗🔋 优化

Zynq PCB设计要点

电源树 · 去耦电容 · DDR布线 · 信号完整性 · 最小系统

🔌 PCB⚡ 硬件

项目实战一：简易数字示波器

ADC采集 + PS显示 + 触控交互

📟 示波器🛠️ 实战

项目实战二：网络摄像头

OV5640 + VDMA + LWIP + TCP传输

📷 摄像头🌐 网络

课程总结与进阶之路

学习路线图 · 书籍社区 · 职业发展 · AI加速/RISC-V

🎯 总结🚩 进阶