第一章：FPGA基础回顾
各位同学好，我是你们的FPGA讲师。在正式开始资源优化与性能调优之前，咱们得先把地基打牢。这一章我带你快速过一遍FPGA的核心架构，把那些最基础、也最重要的概念理清楚。
说实话，我见过太多工程师一上来就写代码，结果遇到资源不够、时序跑不过的问题时，根本不知道从哪下手。原因很简单——对底层架构不够了解。你想想看，连芯片里有什么都不知道，怎么优化？
1.1 FPGA的整体架构
FPGA，说白了就是一块可以反复编程的芯片。它不像ASIC那样流片后就固定死了，而是通过配置内部的逻辑单元和连线，来实现你想要的数字电路。
一个典型的FPGA芯片，内部主要由这几部分组成：
- 可编程逻辑块（CLB）——这是核心，里面装着查找表（LUT）和触发器（FF）
- 块RAM（BRAM）——片上的存储资源
- DSP切片——专门做乘法和累加运算的硬核
- 布线资源——连接以上所有模块的“高速公路”
- I/O块——与外界通信的接口
核心理解：FPGA的本质就是“可配置的逻辑单元 + 可编程的连线”。你写的Verilog代码，最终会被映射成这些单元的连接关系。
我个人习惯把FPGA比作一个乐高积木箱。LUT和FF是最小的积木块，BRAM是预装好的功能模块，DSP是专用的齿轮组，而布线资源就是连接这些积木的卡槽。你设计的电路，就是用这些积木搭出来的模型。
1.2 查找表（LUT）—— 最灵活的“真值表”
LUT是FPGA里最基本的逻辑单元。它的工作原理很简单：输入几个信号，查一下预先存好的真值表，输出结果。
举个例子，一个4输入LUT，内部其实就是一个16×1的SRAM。你把真值表写进去，输入4位地址，输出就是对应的那个bit。任何4输入的组合逻辑，都能用一个LUT实现。
实用技巧：现代FPGA的LUT通常是6输入的。但如果你只需要实现一个2输入与门，剩下的输入可以接地或接VCC。我在项目中经常看到有人浪费LUT资源，其实很多逻辑可以合并到同一个LUT里。
我曾经接手过一个项目，代码里到处都是分散的小逻辑，结果LUT利用率飙到95%。后来我把几个相关的组合逻辑合并到同一个LUT里，利用率直接降到70%。嗯，这就是优化的第一步——减少LUT的碎片化使用。
1.3 触发器（FF）—— 时序电路的基石
触发器负责存储状态。每个CLB里除了LUT，还有一组FF。它们通常是D触发器，带有时钟使能、同步复位/置位等功能。
为什么FF这么重要？因为所有时序逻辑——计数器、状态机、流水线——都靠它来寄存数据。没有FF，你的电路就是纯组合逻辑，没法按时钟节拍工作。
| 特性 | LUT | FF |
|---|---|---|
| 功能 | 实现组合逻辑 | 存储状态/时序 |
| 输入 | 4~6个逻辑输入 | D、时钟、使能、复位 |
| 输出 | 1个组合输出 | 1个寄存输出（Q） |
| 典型用途 | 译码器、多路选择器、算术逻辑 | 寄存器、计数器、状态机 |
避坑指南：我曾经遇到过一个bug，代码里用了异步复位，但复位信号没做同步处理，结果在极端温度下出现了复位失败。从那以后，我坚持所有复位信号都做同步化处理，哪怕多花几个FF也值得。
1.4 块RAM（BRAM）—— 片上存储的利器
当你的设计需要存储大量数据时，用LUT搭寄存器阵列就太浪费了。这时候BRAM就派上用场了。
BRAM是专用的SRAM块，容量通常为18Kb或36Kb。它可以配置成不同的位宽和深度，比如：
- 16K×1 bit（深度16384，位宽1）
- 2K×9 bit（深度2048，位宽9）
- 1K×18 bit
- 512×36 bit
我个人习惯把BRAM当作FIFO、双端口RAM、或者ROM来用。Xilinx和Altera的BRAM都支持真双端口操作，可以同时读写，非常灵活。
关键点：BRAM的读写是同步的，需要时钟。而且读操作有延迟（通常1~2个时钟周期）。如果你需要零延迟读，那就只能用LUT搭分布式RAM，但那样资源消耗会大很多。
1.5 DSP切片—— 硬核乘法器
做数字信号处理时，乘法和乘累加是家常便饭。如果用LUT搭乘法器，一个32位乘法器就能吃掉几百个LUT，而且速度还上不去。
DSP切片就是专门干这个的硬核。以Xilinx 7系列为例，每个DSP48E1切片包含：
- 一个25×18位的补码乘法器
- 一个48位的累加器
- 支持流水线寄存器
- 支持级联，多个DSP可以串起来做更宽的运算
我记得有个项目要做FIR滤波器，如果用LUT实现，光乘法器就要占掉40%的逻辑资源。改用DSP切片后，资源占用不到5%，而且时序轻松跑到200MHz以上。这就是硬核的优势——又快又省。
优化建议：写代码时尽量让综合工具推断出DSP，而不是手动例化。比如用 a * b 这种写法，工具会自动映射到DSP。但要注意，如果乘法结果只用了低16位，工具可能不会用DSP，因为DSP默认输出48位。这时候可以加个位宽限制，或者手动例化。
1.6 布线资源—— 看不见的瓶颈
布线资源是FPGA里最容易被忽视的部分。你逻辑设计得再好，如果信号走不通，一切都是白搭。
FPGA的布线资源分为几类：
- 本地连线：CLB内部的短连线，延迟最小
- 全局连线：跨越整个芯片的长线，用于时钟、复位等全局信号
- 区域连线：连接相邻区域的线，中等长度
- 高速串行收发器：用于Gbps级的高速通信
布线延迟是时序收敛的最大敌人。我见过太多设计，逻辑本身没问题，但因为布局布线太分散，导致关键路径延迟超标。解决办法是什么？
- 用
keep_hierarchy保持模块边界，让工具尽量把相关逻辑放在一起 - 手动添加
pblock约束，把关键模块锁定在特定区域 - 减少跨时钟域的信号，避免信号绕远路
避坑指南：我曾经在一个项目中，把两个频繁交互的模块放在了芯片的两端，结果布线延迟占了整个路径延迟的60%。后来我把它们挪到一起，时序立刻收敛了。记住——布局布线不是工具一个人的事，设计者也要有全局意识。
1.7 本章小结
这一章我们回顾了FPGA的六大核心资源：LUT、FF、BRAM、DSP、布线资源和I/O。每个资源都有自己的特点和适用场景。
LUT适合组合逻辑，FF负责时序存储，BRAM搞定大容量数据，DSP专攻数学运算，布线资源决定信号能不能跑得快。理解这些，你才能在设计时做出正确的取舍。
下一章开始，我们会深入具体的优化技巧。但在此之前，我建议你把本章的内容消化透。尤其是LUT和FF的关系、BRAM的配置方式、DSP的流水线结构——这些是后面所有优化的基础。
一句话总结：FPGA优化，本质上就是“用最合适的资源，做最合适的事”。别拿LUT当BRAM用，也别拿DSP当LUT用。选对资源，你就赢了一半。