3. SDC约束精讲（上）：时钟约束的核心四剑客
各位同学，今天我们来聊聊SDC约束里最基础也最关键的部分——时钟约束。说实话，我见过太多新手甚至老手，在时钟约束上栽跟头。时钟是芯片的"心跳"，约束没写好，后面STA分析全是白搭。
这一讲，我们聚焦四个命令：create_clock、create_generated_clock、set_clock_latency、set_clock_uncertainty。掌握了它们，你的时序约束就打下了半壁江山。
3.1 create_clock：定义时钟的起点
create_clock 是所有约束的起点。说白了，就是告诉工具："嘿，这里有个时钟，它的频率是多少，波形长什么样。"
基本语法很简单：
create_clock -name clk_sys -period 10 [get_ports clk_in]这表示在 clk_in 端口上创建一个10ns周期的时钟，名字叫 clk_sys。
我个人习惯，一定会给时钟起个有意义的名字。别偷懒用默认名，否则后期调试时你会疯掉——"这个 clk_1 到底是哪个时钟？"
关键参数说明：
- -name：时钟名称，建议有意义的命名
- -period：时钟周期，单位ns
- -waveform：上升沿和下降沿位置，默认50%占空比
- [get_ports ...]：时钟源端口或引脚
举个例子，如果你要定义一个占空比30%的时钟：
create_clock -name clk_odd -period 10 -waveform {0 3} [get_ports clk_in]这里上升沿在0ns，下降沿在3ns，高电平只占3ns。嗯，这种非50%占空比的时钟在DDR接口里很常见。
小技巧： 同一个端口可以定义多个时钟。比如测试模式下的慢时钟和功能模式下的快时钟。工具会根据case分析选择正确的时钟。
3.2 create_generated_clock：搞定衍生时钟
实际芯片里，很少有直接用外部时钟的。PLL分频、倍频、门控时钟……这些衍生时钟怎么约束？用 create_generated_clock。
它的核心思想是：告诉工具这个时钟和源时钟的关系，而不是重新定义一个独立时钟。
create_generated_clock -name clk_div2 -source [get_ports clk_in] \
-divide_by 2 [get_pins u_pll/clk_out]这表示 u_pll/clk_out 是 clk_in 的二分频时钟。
注意： 我曾经犯过一个错误——用 create_clock 去定义PLL输出时钟。结果工具把两个时钟当成异步时钟处理，时序分析完全乱套。记住：只要是同一个时钟树上的衍生时钟，就用 create_generated_clock。
常用的参数组合：
| 操作 | 参数 | 示例 |
|---|---|---|
| 整数分频 | -divide_by | -divide_by 2 |
| 整数倍频 | -multiply_by | -multiply_by 4 |
| 相位偏移 | -phase | -phase 90 |
| 反相 | -invert | -invert |
| 组合逻辑 | -combinational | -combinational |
你想想看，如果PLL输出一个2.5倍频的时钟，用 create_generated_clock 配合 -edges 参数就能精确描述：
create_generated_clock -name clk_2p5x -source [get_ports clk_in] \
-edges {1 3 5} [get_pins u_pll/clk_out]这里 -edges 指定了源时钟的第1、3、5个边沿对应衍生时钟的边沿。说白了就是每2.5个源时钟周期产生一个衍生时钟周期。
3.3 set_clock_latency：给时钟加上"延迟"
时钟从端口走到寄存器CK端，需要时间。这个时间就是 clock_latency。在综合阶段，时钟树还没长出来，我们需要手动估算这个延迟。
set_clock_latency -source 0.5 [get_clocks clk_sys]
set_clock_latency 0.8 [get_clocks clk_sys]这里 -source 表示时钟源延迟（从片外到芯片引脚），后面的0.8是时钟网络延迟（从引脚到寄存器）。
延迟分类：
- Source latency：外部时钟源到芯片端口的延迟
- Network latency：芯片端口到寄存器CK端的延迟
- Total latency：两者之和，即总延迟
我在项目中遇到过这样的情况：后端反馈时钟树太长，setup时序紧张。我检查发现，前端给的 set_clock_latency 只有0.5ns，但实际时钟树延迟到了1.2ns。这就是典型的"约束太乐观"。
建议： 综合阶段给 clock_latency 时，留出20%-30%的余量。比如预估0.8ns，可以设到1.0ns。这样后端实现时压力会小很多。
3.4 set_clock_uncertainty：给时序留点"安全垫"
时钟不是完美的。抖动（jitter）、偏斜（skew）、工艺波动……这些都会吃掉时序裕量。set_clock_uncertainty 就是用来模拟这些非理想因素的。
set_clock_uncertainty -setup 0.2 [get_clocks clk_sys]
set_clock_uncertainty -hold 0.1 [get_clocks clk_sys]setup和hold的uncertainty通常不同。setup考虑的是时钟周期内的抖动，hold考虑的是相邻时钟沿的抖动。一般来说，setup的uncertainty比hold大。
避坑指南： 我曾经把uncertainty设得太大（0.5ns），结果综合工具拼命优化，面积暴涨30%。后来发现是uncertainty太悲观了。合理的做法是：先查芯片的时钟抖动spec，再根据时钟树复杂度加一些余量。
常见的uncertainty组成：
- 时钟抖动（Jitter）：PLL或晶振本身的抖动，通常0.05-0.2ns
- 时钟偏斜（Skew）：时钟到达不同寄存器的差异，通常0.1-0.3ns
- 工艺余量：PVT变化带来的额外不确定性，通常0.05-0.1ns
举个例子，一个典型的uncertainty设置：
# 假设PLL jitter = 80ps, 时钟树skew = 150ps, 工艺余量 = 50ps
set_clock_uncertainty -setup [expr 0.08 + 0.15 + 0.05] [get_clocks clk_sys]
set_clock_uncertainty -hold [expr 0.08 + 0.05] [get_clocks clk_sys]注意hold分析时，skew通常不叠加，因为hold检查的是同一个时钟沿。
3.5 四个命令的配合使用
这四个命令不是孤立的。它们共同构建了时钟约束的完整图景：
- create_clock 定义时钟的"根"
- create_generated_clock 定义时钟的"枝干"
- set_clock_latency 给时钟加上"传输延迟"
- set_clock_uncertainty 给时钟加上"不确定性"
一个完整的时钟约束示例：
# 1. 定义主时钟
create_clock -name clk_100m -period 10 [get_ports clk_in]
# 2. 定义PLL输出（2倍频）
create_generated_clock -name clk_200m -source [get_ports clk_in] \
-multiply_by 2 [get_pins u_pll/clk_out]
# 3. 设置时钟延迟
set_clock_latency -source 0.3 [get_clocks clk_100m]
set_clock_latency 0.6 [get_clocks clk_100m]
set_clock_latency -source 0.3 [get_clocks clk_200m]
set_clock_latency 0.5 [get_clocks clk_200m]
# 4. 设置时钟不确定性
set_clock_uncertainty -setup 0.2 [get_clocks clk_100m]
set_clock_uncertainty -hold 0.1 [get_clocks clk_100m]
set_clock_uncertainty -setup 0.15 [get_clocks clk_200m]
set_clock_uncertainty -hold 0.08 [get_clocks clk_200m]嗯，这样写出来的约束，工具才能正确分析时序。你想想看，如果漏了某个衍生时钟的约束，工具可能把它当成异步时钟处理，该检查的路径没检查，不该检查的反而检查了——流片回来出问题，哭都来不及。
总结一下：
create_clock是起点，定义时钟的"根"create_generated_clock处理衍生时钟，保持时钟树关系set_clock_latency模拟时钟网络延迟，综合阶段必须用set_clock_uncertainty模拟非理想因素，给时序留余量
这四个命令掌握好了，时钟约束的基本功就扎实了。下一讲我们会继续深入 set_input_delay 和 set_output_delay，那是IO接口约束的核心。不过那是后话了，先把今天的内容消化掉。