时钟约束入门：create_clock命令详解，主时钟与虚拟时钟的区别
大家好，我是你们的FPGA讲师。今天咱们来聊聊时序约束里最基础、也最关键的一环——时钟约束。
说实话，我见过不少工程师，写代码一把好手，一到时序约束就头疼。其实没那么复杂。你想想看，时序分析说白了就是检查你的设计能不能在给定的时钟下稳定工作。而这一切的起点，就是先把时钟定义清楚。
一、create_clock命令：你的第一个时钟约束
在Vivado里，定义时钟用的是create_clock命令。这个命令长什么样呢？
create_clock -name <时钟名> -period <周期> [ -waveform <上升沿 下降沿> ] [ -add ] [ <源对象> ]参数看着多，其实核心就三个：
- -name：给时钟起个名字。我习惯用
clk_xxx的格式，比如clk_100m，一看就知道频率。 - -period：时钟周期，单位是ns。比如100MHz就是10ns。
- -waveform：定义上升沿和下降沿的位置。默认是50%占空比，从0开始。如果你不写，Vivado就按这个默认值来。
举个实际例子。我在一个项目中用过50MHz的时钟，周期20ns，占空比50%。约束这么写：
create_clock -name clk_50m -period 20.0 [get_ports clk_in]这就够了。Vivado会自动认为上升沿在0ns，下降沿在10ns。
重要提醒：时钟名不要用中文，不要有空格。我见过有人用"main clock"做名字，结果Vivado报错半天找不到原因。
二、主时钟 vs 虚拟时钟：到底差在哪？
很多初学者搞不清这两个概念。我当年也迷糊过一阵子。咱们用大白话讲清楚。
主时钟，就是物理上存在的时钟。它要么来自芯片外部引脚，要么来自内部PLL或MMCM的输出。说白了，就是真实存在的、能测量到的时钟信号。
虚拟时钟呢？它没有物理端口，也不连到任何触发器上。它只存在于时序约束的"虚拟世界"里。那为什么要定义它？
嗯，这里要注意。虚拟时钟主要用在两个场景：
- 输入输出延迟约束：当外部器件的时钟和FPGA内部时钟不同源时，你需要一个虚拟时钟来定义外部时钟的相位关系。
- 跨时钟域分析：有时候需要模拟一个不存在的时钟来检查路径。
我曾经在一个项目中，FPGA和外部ADC用的是不同晶振。ADC的时钟是100MHz，FPGA内部是125MHz。这时候我就得定义一个虚拟时钟来代表ADC的时钟，然后用set_input_delay来约束数据到达时间。
小技巧：虚拟时钟的名字我习惯加个v_前缀，比如v_clk_adc。这样一看就知道是虚拟的，不会和主时钟搞混。
三、实战对比：主时钟和虚拟时钟的写法
咱们直接看代码。假设你有一个50MHz的晶振接到FPGA的sys_clk引脚上：
# 定义主时钟
create_clock -name sys_clk -period 20.0 [get_ports sys_clk]现在，外部有一个100MHz的ADC，它和FPGA没有时钟连接。你要约束ADC到FPGA的数据路径：
# 定义虚拟时钟
create_clock -name v_clk_adc -period 10.0
# 用虚拟时钟约束输入延迟
set_input_delay -clock v_clk_adc -max 5.0 [get_ports adc_data*]看到了吗？虚拟时钟没有[get_ports ...]这个参数。它不绑定任何物理引脚。
| 特性 | 主时钟 | 虚拟时钟 |
|---|---|---|
| 物理存在 | 是（有端口或PLL输出） | 否（仅用于约束） |
| 需要源对象 | 是（get_ports或get_pins） | 否 |
| 主要用途 | 驱动内部逻辑 | 定义I/O延迟参考 |
| 能否被PLL使用 | 能 | 不能 |
避坑指南：我曾经犯过一个错——把虚拟时钟定义成了主时钟，还给它绑了个端口。结果Vivado报错说端口不存在。后来查了半天才发现，虚拟时钟根本不需要端口。记住：虚拟时钟就是"无源"的，它只存在于约束文件里。
四、知识体系：一张图看懂时钟约束
下面这张SVG图，是我自己总结的时钟约束知识框架。你看一遍就能理清思路。
五、几个容易踩的坑
最后，我把自己这些年踩过的坑总结一下，你遇到了能少走弯路。
- 时钟名重复：同一个设计中，时钟名不能重复。我习惯用
clk_频率_用途的命名方式，比如clk_100m_core、clk_50m_periph。 - 周期单位搞错：Vivado里周期单位是ns。100MHz写10.0，不是100。这个错我见过不止一次。
- 虚拟时钟忘了加-add：如果你对同一个端口定义多个时钟，记得加
-add参数。否则后定义的会覆盖前面的。 - 波形定义错误：默认是50%占空比，上升沿在0。如果你改了波形，一定要确认上升沿和下降沿的位置对不对。
我的习惯：每次写完约束，先用report_clocks命令看看Vivado认出了哪些时钟。确认名字、周期、波形都对，再往下做。这一步花不了1分钟，但能省后面半天排查时间。
好了，时钟约束入门就讲到这里。记住：主时钟是物理存在的，虚拟时钟是逻辑存在的。搞清这个区别，后面的时序约束就顺了。
可可精品资料库