一、高速PCB设计要点：差分信号布线规则、阻抗匹配与端接、电源完整性对SerDes的影响

各位同学，咱们今天聊点实在的。SerDes链路能不能跑起来，能不能跑稳，PCB设计占了七成功劳。我见过太多芯片本身没问题，结果板子画出来眼图一塌糊涂的例子。说白了，高速信号在PCB上走，就像水在管道里流——管道设计不好，水就喷得到处都是。

1.1 差分信号布线规则

差分信号，说白了就是两根线一起走，一个正一个负。接收端看的是它们的差值。这样做的好处很明显——抗干扰能力强。为什么？因为外界噪声同时耦合到两根线上，一减就没了。

我个人习惯，画差分线时脑子里始终绷着三根弦：等长、等距、少换层。

等长

两根线的长度差，直接影响时序偏差。SerDes跑10Gbps时，一个UI（单位间隔）才100ps。你想想看，1mm的走线差大概6.7ps的延时。我遇到过一块板子，差分对内长度差了200mil，结果眼图直接闭合了。后来查出来，就是走线绕线没绕好。

一般要求：对内等长控制在5mil以内，对间等长控制在50mil以内。具体看协议，PCIe Gen4要求更严。

等距

两根线之间的距离要保持一致。为什么？因为差分阻抗由线宽、线距、参考层距离共同决定。你间距一变，阻抗就变，反射就来了。

我建议：差分对内的间距保持在一个参考层高度的1.5倍左右。比如参考层距离4mil，那间距就6mil。这个值不是死的，但别乱改。

少换层

换层意味着过孔。过孔有寄生电容和电感，会破坏差分结构。每换一次层，眼图质量就掉一截。

嗯，这里要注意：如果实在要换层，一定要在换层点附近加回流地过孔。我见过有人换层后忘了加地孔，结果共模噪声飙升，EMI测试直接挂掉。

1.2 阻抗匹配与端接

阻抗匹配，这个词大家听得耳朵起茧了。但真正做好的不多。SerDes链路上，信号从驱动端出发，经过PCB走线，到达接收端。如果这三段的阻抗不一致，信号就会反射。

反射的后果是什么？过冲、下冲、振铃。严重的时候，接收端误判0和1，CRC错误满天飞。

目标阻抗

SerDes差分信号的标准阻抗是100Ω。单端的话，一般是50Ω。但注意，这个100Ω是差分阻抗，不是单端对地阻抗。

我刚开始做的时候也搞混过。差分阻抗100Ω，意味着每根线对地的单端阻抗大概在50Ω左右，但两者不是简单的串联关系。因为两根线之间有耦合，所以实际计算要用差分阻抗公式。

端接方式

端接，就是在接收端或驱动端加电阻，把反射能量吸收掉。SerDes常用的端接方式有两种：

• 交流耦合 + 片内端接：SerDes芯片内部一般都有可编程的端接电阻，50Ω或100Ω。外部只需要加一个AC耦合电容。我建议电容放在靠近接收端的位置，容值选100nF左右。
• 外部电阻端接：如果芯片不支持片内端接，那就得在差分对末端跨接一个100Ω电阻。注意电阻要选0402或0201封装，寄生参数小。

1.3 电源完整性对SerDes的影响

很多人只盯着信号走线，忽略了电源。其实电源噪声对SerDes的影响，有时候比信号反射还严重。

为什么？因为SerDes内部的PLL（锁相环）和CDR（时钟数据恢复）电路对电源噪声极其敏感。电源上哪怕几十mV的纹波，都会导致时钟抖动增加。时钟一抖，眼图就糊了。

电源噪声的来源

• 开关噪声：FPGA内部大量逻辑同时翻转时，瞬间电流很大，会在电源网络上产生压降。
• 谐振：电源分配网络（PDN）有固有的谐振频率。如果开关频率落在谐振点上，噪声会被放大。
• 耦合：高速信号通过过孔换层时，回流电流会穿过电源平面，引入噪声。

我踩过的坑

有一次调试一块25Gbps的SerDes板子，眼图总是有周期性抖动。查了三天，最后发现是FPGA内核电源的纹波太大，100mV的纹波耦合到了SerDes的模拟电源上。解决办法很简单——在SerDes电源引脚旁边加了一个10μF的陶瓷电容，纹波降到了20mV以下，眼图立马就干净了。

所以，电源完整性的核心就是：低阻抗、低纹波、去耦到位。

去耦电容的摆放

去耦电容不是随便放的。我建议：

• 每个SerDes电源引脚旁边放一个100nF的陶瓷电容，距离不超过50mil
• 每4-6个引脚再放一个10μF的电容
• 板级层面，在电源入口处放一个100μF的钽电容

电容的ESR和ESL也很关键。小容值电容（100nF）选X7R材质，ESL越低越好。大容值电容（10μF以上）选X5R或X7R，注意DC偏压特性——有些电容加上电压后容量会掉到标称值的30%。

知识体系总览

下面这张图，是我自己总结的高速PCB设计要点。你把它记在脑子里，画板子的时候就不会漏掉关键点。

好了，这一章的内容就这些。差分布线、阻抗匹配、电源完整性，这三件事做好了，SerDes链路就成功了一大半。剩下的就是上板调试了——那是后面章节的事。

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