4、主时钟约束（create_clock）：语法详解、单端时钟与差分时钟、占空比与相位偏移

时钟，是FPGA设计的心脏。没有它，一切逻辑都像没头苍蝇。

主时钟约束，说白了就是告诉工具：你的时钟长什么样。频率多少？从哪进来？占空比如何？这些信息不交代清楚，时序分析就是瞎分析。

4.1 create_clock 语法详解

先看最基础的写法：

create_clock -name clk_sys -period 10.000 [get_ports clk_in]

这条命令干了三件事：

  • -name：给时钟起个名字，方便后面引用。我习惯用 clk_xxx 的格式，一眼就能看出是时钟信号。
  • -period：时钟周期，单位是纳秒。10ns 对应 100MHz。这个值别写错了，我见过有人把 10ns 写成 1ns，结果工具报了一堆时序违例，查了半天才发现是周期写错了。
  • [get_ports clk_in]：指定时钟从哪个管脚进来。注意，这里用的是方括号，Tcl 语法，意思是执行 get_ports 命令获取管脚对象。

完整的语法其实更丰富：

create_clock -name <clock_name> -period <period> 
             [-waveform <edge_list>] 
             [-add] [-comment <comment_string>] 
             [source_objects]

这里我重点说说 -waveform 参数。它用来定义时钟的上升沿和下降沿时刻。默认情况下，Vivado 认为时钟是 50% 占空比，上升沿在 0ns，下降沿在 period/2 处。

举个例子：

# 默认 50% 占空比，100MHz
create_clock -name clk_100m -period 10.000 [get_ports clk_in]

# 等效于显式写 waveform
create_clock -name clk_100m -period 10.000 -waveform {0.000 5.000} [get_ports clk_in]

嗯，这里要注意：waveform 列表里必须成对出现，先写上升沿时刻，再写下降沿时刻。而且时刻值不能超过周期。

我的习惯：只要不是标准 50% 占空比，我都会显式写出 -waveform。这样别人看代码时一目了然，不用猜。

4.2 单端时钟 vs 差分时钟

很多初学者会问：差分时钟怎么约束？是不是要写两条 create_clock？

答案是：不需要。差分时钟在 FPGA 内部会被转换成单端信号，你只需要约束正端（P 端）即可。

看个实际例子：

# 差分时钟，频率 200MHz，正端是 clk_p，负端是 clk_n
create_clock -name clk_200m -period 5.000 [get_ports clk_p]

Vivado 会自动识别 clk_p 和 clk_n 是一对差分信号。你不需要对 clk_n 做任何约束。

我在项目中遇到过一种情况：有人把差分时钟的 P 和 N 都写了 create_clock，结果工具报了两个时钟冲突。其实 Vivado 内部已经处理好了，你多此一举反而出问题。

注意：差分时钟的约束，只约束正端（P）。负端（N）不要单独创建时钟。如果你不确定哪个是正端，查原理图或者芯片手册。

4.3 占空比与相位偏移

占空比，就是高电平时间占整个周期的比例。50% 占空比意味着高电平和低电平各占一半时间。

但实际项目中，时钟源不一定都是 50% 占空比。比如某些 DDR 接口的时钟，可能是 45%/55% 的占空比。这时候就需要用 -waveform 来精确描述。

# 占空比 40%，周期 10ns
# 上升沿在 0ns，下降沿在 4ns
create_clock -name clk_40pct -period 10.000 -waveform {0.000 4.000} [get_ports clk_in]

相位偏移呢？说白了就是时钟的上升沿相对于 0 时刻的偏移量。比如你想让时钟的上升沿从 2ns 开始：

# 相位偏移 2ns，占空比 50%
create_clock -name clk_shift -period 10.000 -waveform {2.000 7.000} [get_ports clk_in]

这里 2ns 是上升沿，7ns 是下降沿（2 + 5 = 7）。你想想看，其实就是把整个波形向右平移了 2ns。

我曾经调试过一个 MIPI 接口的时钟，DDR 模式下需要精确控制时钟的相位。当时我直接用 -waveform 把上升沿和下降沿都写死了，结果仿真通过，上板也正常。嗯，这种场景下，精确的 waveform 描述比默认值靠谱得多。

核心要点：
  • 占空比 = 高电平时间 / 周期
  • 相位偏移 = 上升沿相对于 0 时刻的偏移量
  • 两者都可以通过 -waveform 参数实现

4.4 多时钟约束与 -add 参数

有时候一个管脚上会接多个时钟源，比如通过 PLL 或者 MMCM 分频出来的时钟。这时候需要用到 -add 参数。

# 同一个管脚上定义两个时钟
create_clock -name clk_100m -period 10.000 [get_ports clk_in]
create_clock -name clk_50m -period 20.000 [get_ports clk_in] -add

如果不加 -add，第二条命令会覆盖第一条。加了 -add，两个时钟共存。Vivado 会分别分析它们。

我建议：只要在同一个管脚上定义多个时钟，就养成加 -add 的习惯。别问我为什么，问就是吃过亏。

4.5 知识体系图

下面这张图总结了主时钟约束的核心逻辑：

主时钟约束 create_clock 知识体系 create_clock 语法详解 -name, -period -waveform, -add 时钟类型 单端时钟 差分时钟（只约束P端） 核心参数 占空比（Duty Cycle） 相位偏移（Phase Shift） -name 命名规范 clk_xxx 格式 -period 周期 单位：纳秒 占空比 高电平占比 相位偏移 上升沿偏移量 核心：一个时钟，一个约束。差分时钟只约束P端。

4.6 避坑指南

最后，分享几个我踩过的坑：

  • 我曾经把周期单位搞混了。Vivado 里周期单位是纳秒，不是皮秒，也不是微秒。100MHz 对应 10ns，不是 100ns。这个错犯过一次就记住了。
  • 差分时钟约束了负端。前面说过，只约束 P 端。如果你把 N 端也约束了，工具会报 warning，但不会报 error。很多人忽略了 warning，结果时序分析结果不对。
  • 占空比写反了。-waveform 里先写上升沿，再写下降沿。有人写成了 {5 0}，结果工具认为上升沿在 5ns，下降沿在 0ns，逻辑完全反了。
  • 多时钟没加 -add。同一个管脚上定义第二个时钟时，忘了加 -add，结果第一个时钟被覆盖了。这种 bug 很难查，因为工具不会报错。

嗯，这些坑我都替你踩过了。你写约束的时候多留个心眼，能省不少调试时间。

小技巧：写完约束后，在 Vivado 里打开 Timing Constraints 界面，看看时钟列表里有没有你定义的时钟。如果有，说明约束生效了。如果没有，检查一下 get_ports 的路径对不对。

主时钟约束是时序约束的基石。这块搞明白了，后面的生成时钟、输入延迟、输出延迟才能顺理成章。别急，慢慢来。

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