从零开始学Vivado时序约束 - 第1节
一、什么是时序约束？
时序约束，说白了就是告诉工具你的设计要跑多快。
我刚开始接触FPGA时，觉得这玩意儿可有可无。不就是把代码写完、仿真通过就完事了吗？直到有一次，我辛辛苦苦写完一个高速接口设计，综合实现都过了，结果上板子一跑，数据全是错的。折腾了两天才发现——是时序没满足。
嗯，从那以后，我再也不敢轻视时序约束了。
时序约束的本质
时序约束，就是给Vivado设定一组规则。比如：
- 时钟频率是多少？
- 数据从A点到B点，允许跑多久？
- 输入信号什么时候来？
- 输出信号什么时候要准备好？
Vivado根据这些规则，去检查你的设计能不能满足要求。满足不了？它会告诉你哪里出了问题。
一句话总结：时序约束 = 你给工具定的规矩。工具按规矩办事，不守规矩就报错。
二、为什么需要时序约束？
你可能会问：我不加约束，Vivado也能跑啊？
没错，能跑。但结果你敢用吗？
没有约束的后果
我见过太多新手犯这个错了。不加约束，Vivado会默认用最宽松的条件去布线。结果就是：
- 综合实现通过 ✅
- 生成比特流成功 ✅
- 上板跑起来，数据全错 ❌
为什么会这样？因为工具不知道你的真实需求。它以为你不在乎速度，就随便布了个能通的路径。但你的设计其实需要跑200MHz，它只给你布了个能跑100MHz的路径。
避坑指南：我曾经有个项目，不加约束时实现通过率100%，加了200MHz约束后，通过率直接掉到60%。但正是这60%的版本，才是真正能用的。不加约束的版本，上板就是废的。
时序约束的三大作用
| 作用 | 说明 |
|---|---|
| 保证功能正确 | 确保所有路径在目标频率下能稳定工作 |
| 指导工具优化 | 告诉Vivado哪里是重点路径，优先优化 |
| 提前发现问题 | 在流片/上板前就暴露时序风险 |
三、Vivado中的时序约束流程概览
我个人习惯把时序约束流程分成三步走。你想想看，其实跟盖房子很像：
- 先画图纸（定义约束）
- 再施工（综合实现）
- 最后验收（时序分析）
第一步：定义约束
在Vivado中，约束文件通常以.xdc结尾。你可以在里面写：
# 创建时钟
create_clock -name sys_clk -period 10.000 [get_ports clk]
# 设置输入延迟
set_input_delay -clock sys_clk -max 5.000 [get_ports data_in]
# 设置输出延迟
set_output_delay -clock sys_clk -max 4.000 [get_ports data_out]
# 设置伪路径
set_false_path -from [get_clocks rst_clk] -to [get_clocks sys_clk]这些命令看着多，其实常用的就那几条。我刚开始也觉得记不住，后来发现Vivado有模板，直接改参数就行。
第二步：综合与实现
约束写好后，跑综合（Synthesis）和实现（Implementation）。Vivado会：
- 读入你的约束
- 尝试满足这些约束
- 如果满足不了，会给出时序违例报告
小技巧：我建议先跑综合，看看有没有明显的约束错误。等综合通过后，再跑实现。实现比较慢，但结果更准确。
第三步：时序分析
实现完成后，打开Timing Summary报告。这里你会看到：
- WNS（最差负时序裕量）：负值越大，问题越严重
- TNS（总负时序裕量）：所有违例路径的总和
- WHS（最差保持时序裕量）：保持时间是否满足
我一般先看WNS。如果WNS是正的，说明所有路径都满足时序。如果是负的，那就得找问题路径去优化了。
四、知识体系总览
下面这张图，是我自己总结的时序约束知识框架。你把它记在心里，后面学起来就清晰多了。
五、总结
时序约束不是什么高深莫测的东西。说白了，就是你和Vivado之间的一场对话：
- 你告诉它：我要跑多快
- 它告诉你：能不能做到
- 做不到？一起找问题，改设计
我刚开始学的时候，也觉得命令多、参数杂。但后来发现，只要把最常用的那几条命令练熟，80%的场景都能搞定。剩下的20%，遇到再查也来得及。
给新手的建议：别急着背命令。先理解时序约束是干什么的，为什么要加。等理解了目的，命令自然就记住了。
嗯，这一章就到这里。记住这张知识体系图，后面每一章都会围绕它展开。