流水线设计基础：流水线级数划分、寄存器插入与平衡、吞吐率与延迟权衡
各位同学，今天我们来聊聊流水线设计。说实话，这是FPGA加速里最基础也最容易被忽视的一环。我见过不少新手，一上来就想着堆并行度，结果时序一塌糊涂。其实，流水线才是那个「四两拨千斤」的功夫。
为什么需要流水线？
先问大家一个问题：一个组合逻辑路径，从A到B，中间经过一堆加法器、乘法器，延迟是10ns。你的时钟周期是5ns。怎么办？
答案很简单——切一刀。在中间插一级寄存器，把10ns的路径切成两段5ns。这就是流水线的本质：用寄存器打断长路径，让每一级都能跑得更快。
我个人习惯把流水线比作「工厂流水线」。一个工人干完所有活，效率低；分成多个工位，每个工位只干一件事，整体吞吐率就上来了。FPGA里也一样。
核心思想：流水线不减少单个任务的延迟，但它让多个任务可以并行处理，从而提升整体吞吐率。
流水线级数划分——切几刀最合适？
级数划分是个经验活。切少了，时序可能不满足；切多了，资源浪费，延迟还变大。
我记得有一次做卷积加速器，输入是3x3的窗口，需要做9次乘加。我一开始切了3级，结果时序报告里有一条路径差了0.2ns。后来改成4级，问题就解决了。
这里有个实用原则：
- 看关键路径的延迟：用工具跑一下，找到最长的组合逻辑路径
- 按时钟周期切：比如时钟周期5ns，路径延迟12ns，那就至少切3级
- 留余量：我一般会留10%-20%的余量，防止PVT变化
你想想看，如果切得太少，时序收敛不了，后面改起来很痛苦。切得太多呢？资源浪费，延迟变长，有时候反而得不偿失。
我的经验：对于卷积运算，我通常把乘法和加法分开。乘法一级，加法一级，这样既清晰又好调。
寄存器插入与平衡——别让某一级拖后腿
流水线里最怕什么？最怕「木桶效应」——某一级延迟特别大，其他级都在等它。
举个例子：你切了4级，前3级每级延迟4ns，最后一级延迟8ns。那整体时钟周期只能按8ns来跑，前面3级白切了。
所以，寄存器插入后，一定要做平衡。怎么平衡？
- 重定时（Retiming）：工具会自动把寄存器往前或往后挪，让各级延迟更均匀
- 手动调整：把复杂的逻辑拆开，或者把简单的逻辑合并
- 插入额外寄存器：如果某一级实在降不下来，就再切一刀
我曾经做过一个项目，卷积核是5x5的，乘法器延迟很大。我一开始把乘法放在一级，结果那级延迟比别的级多了一倍。后来我把乘法拆成两个部分，中间插了一级寄存器，才把时序跑通。
注意：插入寄存器不是越多越好。每多一级，数据从输入到输出就多一个时钟周期。对于某些实时性要求高的场景，延迟增加可能是致命的。
吞吐率与延迟的权衡——鱼和熊掌
这是流水线设计里最核心的权衡。说白了就是：你要快，还是要实时？
吞吐率（Throughput）指的是单位时间内能处理多少数据。延迟（Latency）指的是单个数据从进来到出去需要多长时间。
流水线能提升吞吐率，但代价是延迟增加。为什么？因为每一级寄存器都会引入一个时钟周期的延迟。
我画了一张图，帮你理解这个关系：
从图上可以看得很清楚：非流水线时，延迟最小，但吞吐率也最低。加了流水线后，吞吐率成倍提升，但延迟也增加了。
实际项目中怎么选？我一般这样判断：
- 如果是数据流处理（比如视频、图像），延迟要求不高，可以多切几级，追求高吞吐率
- 如果是控制逻辑（比如状态机、握手信号），延迟敏感，尽量少切，甚至不切
- 如果是混合场景，那就找平衡点——先满足时序，再优化延迟
一个小技巧：在写RTL时，我习惯把流水线级数定义成参数。这样后期调级数时，改一个参数就行，不用到处改代码。
实战中的避坑指南
最后，分享几个我踩过的坑：
- 寄存器插入后忘记改复位逻辑：多了一级寄存器，复位信号也要跟着延迟，否则数据会乱
- 流水线深度不一致：不同路径的流水线级数不一样，导致数据错位。我一般会在短路径上插延迟寄存器来对齐
- 忽略时钟域：跨时钟域的流水线，一定要用同步器，不能直接插寄存器
嗯，今天就先聊这么多。流水线这东西，说起来简单，做起来全是细节。希望大家在实际项目中多动手、多尝试，慢慢就有感觉了。
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