2. Vivado基础操作：创建工程、添加IP核、综合与实现、生成比特流
好，咱们正式开始动手了。这一章我带你走一遍Vivado的完整流程——从新建一个空工程，到最后拿到那个能烧进FPGA的比特流文件。说白了，就是让你知道FPGA开发到底是怎么个“从零到一”。
我刚开始学Vivado的时候，最头疼的就是界面太复杂，菜单太多。后来做项目多了，发现其实核心流程就那么几步，翻来覆去都是这些操作。你只要把这一章吃透，后面再复杂的项目，底子就有了。
本章核心流程：
创建工程 → 添加设计文件（或IP核） → 综合（Synthesis） → 实现（Implementation） → 生成比特流（Generate Bitstream）
2.1 创建Vivado工程——别小看这一步
打开Vivado，你会看到启动界面。点“Create Project”，接下来就是一路Next。但这里有几个坑，我跟你讲讲。
第一，工程名字和路径。我个人习惯用英文，不要有空格，不要有中文路径。为什么？因为Vivado底层调用的工具链对中文支持不好，我曾经因为路径里带了个“项目”两个字，综合报错查了半天，最后发现是路径编码问题。你说冤不冤？
第二，选择RTL Project。如果你只是做纯逻辑设计，选“RTL Project”就行。如果你有现成的网表文件，可以勾选“Do not specify sources at this time”，后面再添加。但我建议新手还是选默认，一步到位。
第三，选芯片型号。这个要跟你手里的开发板对上。比如我常用的Xilinx Artix-7系列，具体型号是xc7a35ticsg324-1L。你可以在开发板的说明书或者板子背面找到这个编号。选错了，后面综合实现可能报错，或者生成的比特流根本烧不进去。
小技巧：如果你不确定芯片型号，可以在Vivado的“Boards”标签页里直接选开发板品牌和型号。Vivado自带了很多常用板子的配置文件，选对了连引脚约束都帮你配好了。
2.2 添加IP核——站在巨人的肩膀上
IP核，说白了就是别人写好的、已经验证过的功能模块。比如你要用DDR内存、要用以太网、要用FIFO，都不用自己从头写，直接调IP核就行。
在Vivado里添加IP核，点“IP Catalog”，然后在搜索框里输入你想要的功能。比如输入“FIFO”，就会列出所有FIFO相关的IP核。
双击IP核，会弹出配置界面。这里要注意，配置参数一定要跟你的实际需求匹配。我见过有人配FIFO的时候，把读写时钟频率搞反了，结果仿真怎么都不对，查了两天才发现是这里的问题。
配置好之后，点“OK”，Vivado会自动把IP核添加到工程里。你可以在“Sources”面板的“IP”目录下看到它。
注意：IP核生成之后，不要手动修改它生成的代码文件。如果你需要定制功能，应该在IP核的配置界面里改参数，或者用IP核提供的用户逻辑接口。手动改代码，下次重新生成IP核时，你的修改会被覆盖掉。
2.3 综合（Synthesis）——把代码翻译成电路
综合，就是把你的Verilog/VHDL代码，翻译成FPGA底层能用的逻辑单元（LUT、FF、BRAM等）。这一步不涉及具体的布局布线，只是逻辑层面的映射。
在Vivado里，点“Run Synthesis”，然后等着就行。工程小的话，几十秒就完事。工程大了，可能要等几分钟甚至更久。
综合完成后，一定要看两个东西：
- 综合报告（Synthesis Report）：里面会告诉你用了多少资源，有没有警告或错误。
- 原理图（Schematic）：点“Open Synthesized Design”，可以看综合出来的电路图。虽然现在很少有人靠看图找问题了，但新手可以看看，能帮你理解代码和电路之间的对应关系。
我记得有一次，我写了一个计数器，综合出来资源占用特别大。打开原理图一看，发现我无意中写了一个64位的加法器，而实际上我只需要16位。这就是综合报告和原理图的用处——帮你发现代码里的“隐藏炸弹”。
2.4 实现（Implementation）——把电路放到芯片上
实现这一步，包含三个子步骤：
- 布局（Place）：把逻辑单元放到FPGA内部的具体位置上。
- 布线（Route）：用FPGA内部的连线资源，把这些逻辑单元连起来。
- 时序分析（Timing Analysis）：检查所有路径的延迟，看能不能满足你的时钟约束。
点“Run Implementation”，Vivado会自动完成这些工作。这一步比综合慢得多，尤其是布线，因为工具要在几百万条可能的路径里找到最优解。
实现完成后，最重要的就是看时序报告。如果报告里显示“Timing Violations”，说明你的设计跑不到目标频率。这时候要么优化代码，要么降低时钟频率，要么换更快的芯片。
避坑指南：我曾经做过一个视频处理项目，综合没问题，实现也没报错，但烧到板子上就是花屏。后来仔细看时序报告，发现有一条路径的建立时间违例了0.2ns。就是这0.2ns，导致数据采样不稳定。所以，实现后的时序报告一定要看，不要只看有没有报错。
2.5 生成比特流——最后的临门一脚
比特流（Bitstream），就是FPGA的“配置文件”。它包含了所有逻辑单元的连接信息、LUT的查找表内容、BRAM的初始化数据等等。把比特流烧进FPGA，芯片就会按照你的设计工作。
点“Generate Bitstream”，Vivado会先自动运行综合和实现（如果之前没做的话），然后生成.bit文件。这个过程可能需要几分钟到几十分钟不等。
生成完成后，你会在工程目录下的.runs/impl_1/文件夹里找到工程名.bit文件。这个文件就是你的最终成果。
小技巧：如果你只是想做仿真验证，不需要生成比特流。综合完成后直接跑行为仿真就行。生成比特流这一步，是留给真正要烧录到板子上的时候才做的。
2.6 常见问题与解决方法
| 问题 | 可能原因 | 解决方法 |
|---|---|---|
| 综合报错“No ports matched” | 顶层模块的端口名与约束文件不匹配 | 检查顶层模块的端口定义，确保与XDC文件一致 |
| 实现时报“Routing congestion” | 设计太复杂，布线资源不够 | 优化代码，减少逻辑深度；或者换更大规模的芯片 |
| 生成比特流失败 | 时序违例严重，工具无法收敛 | 查看时序报告，找到违例路径，优化设计或降低频率 |
| 烧录后FPGA不工作 | 比特流与芯片型号不匹配 | 确认工程选择的芯片型号与板子一致 |
嗯，这一章的内容就到这里。你跟着操作一遍，应该就能跑通整个流程了。记住，Vivado只是一个工具，真正值钱的是你对硬件的理解。工具用得再熟，不懂时序、不懂架构，也做不出好设计。
下一章我们会深入讲约束文件怎么写，那是决定你的设计能不能稳定运行的关键。到时候见。