一、平台工程概述：什么是平台工程、Vivado与Vitis的关系、平台工程在FPGA开发中的价值
说实话，我第一次接触「平台工程」这个概念时，也觉得有点虚。那时候我刚从纯RTL设计转到嵌入式系统开发，脑子里全是Verilog和时序约束。直到我在一个项目里被折腾得够呛——硬件改一版要三天，软件等硬件等得抓狂，联调时发现接口对不上……嗯，那时候我才真正理解，平台工程不是噱头，是救命的东西。
1.1 什么是平台工程？
平台工程，说白了就是「搭好台子再唱戏」。你想想看，传统的FPGA开发流程是什么样的？
- 硬件工程师写RTL，做仿真，综合布局布线
- 软件工程师等硬件出来，再写驱动和应用
- 两边各干各的，联调时才发现问题
我在一个通信项目里就吃过这个亏。硬件团队把接口时序调好了，软件团队写驱动时发现寄存器地址对不上，改了三版才稳定。那段时间加班加得我怀疑人生。
平台工程的核心思路是：提前定义好硬件和软件之间的「契约」。这个契约包括：
- 固定的接口规范（AXI总线、中断号、地址映射）
- 标准化的数据通路
- 可复用的IP核和驱动框架
有了这个平台，硬件团队可以在平台上迭代加速器逻辑，软件团队可以基于平台API开发应用。两边并行推进，互不阻塞。
平台工程 = 硬件抽象层 + 标准化接口 + 可复用组件 + 自动化工具链
它不是某个具体工具，而是一套方法论。Vivado和Vitis，就是这套方法论在Xilinx生态中的具体落地。
1.2 Vivado与Vitis的关系
很多初学者会问：Vivado和Vitis到底有什么区别？我是不是学一个就够了？
我的回答是：两个都得学，但分工不同。
| 维度 | Vivado | Vitis |
|---|---|---|
| 定位 | 硬件开发平台 | 软件开发平台 |
| 核心能力 | RTL设计、综合、布局布线、时序分析 | 嵌入式软件开发、AI推理、加速库调用 |
| 输出产物 | 比特流（.bit）、硬件描述（XSA） | 可执行文件（.elf）、应用镜像 |
| 用户群体 | 硬件工程师、FPGA工程师 | 软件工程师、算法工程师 |
| 典型场景 | 做接口逻辑、写RTL、调时序 | 写C/C++应用、调AI模型、做系统集成 |
我个人的习惯是：先用Vivado把硬件平台搭稳，再交给Vitis做软件开发。Vivado负责「造路」，Vitis负责「跑车」。路没造好，车跑得再快也翻沟里。
举个例子。我在做一个视频处理项目时，先用Vivado搭建了MIPI接口、VDMA控制器和DDR控制器，生成一个硬件平台（XSA文件）。然后把这个XSA导入Vitis，软件团队直接调用OpenCV库做图像处理，完全不用关心底层寄存器怎么配。这就是平台工程的价值——硬件团队和软件团队各司其职，通过平台接口解耦。
小技巧：Vivado 2020.1之后，Vitis已经取代了SDK。如果你还在用老版本的SDK，建议尽快迁移到Vitis。Vitis的编译速度更快，而且支持异构计算（CPU+FPGA+AI Engine）。
1.3 平台工程在FPGA开发中的价值
我经常跟团队说一句话：「不要重复造轮子，要造造轮子的工具」。平台工程的价值，就体现在这里。
具体来说，有四个核心价值：
- 缩短开发周期：硬件和软件并行开发，不用等对方。我在一个5G项目里，通过平台工程把开发周期从6个月压缩到3.5个月。
- 降低集成风险：接口标准化后，联调时出问题的概率大大降低。我曾经因为一个AXI地址对齐问题调了三天，后来用平台约束自动检查，再也没出过类似问题。
- 提升复用率：平台组件（DDR控制器、PCIe核、中断控制器）可以在多个项目间复用。我们团队维护了一个内部IP库，新项目启动时直接拖出来用，省了至少30%的开发量。
- 降低门槛：软件工程师不需要懂RTL，也能基于平台做FPGA加速开发。Vitis的AI推理库，让做算法的同事也能直接调用DPU核，这在以前是不可想象的。
注意：平台工程不是万能的。如果你的项目是纯逻辑设计（比如一个简单的SPI控制器），或者对资源利用率要求极高（比如航天级设计），那平台工程的抽象层可能会带来额外的开销。这时候，传统RTL设计反而更合适。
1.4 平台工程的核心逻辑
为了让你更直观地理解，我画了一张图。这张图展示了平台工程在FPGA开发中的整体架构：
这张图你看懂了吗？从上到下，分别是：
- 应用层：软件工程师写代码的地方，调用Vitis提供的API
- 平台层：Vitis提供的运行时和驱动，屏蔽了底层硬件细节
- 硬件层：Vivado生成的硬件设计，包括PS、PL和各种IP核
- 芯片层：实际的FPGA芯片，承载所有逻辑
每一层都通过标准接口与上下层通信。这就是平台工程的核心思想——分层解耦，各司其职。
1.5 我的实战建议
如果你刚开始接触平台工程，我建议你从一个小项目入手。比如：
- 用Vivado搭建一个简单的Zynq平台，包含PS和几个AXI GPIO
- 导出XSA文件
- 在Vitis中创建一个Hello World工程，跑通PS端的打印
- 再尝试在PL端添加一个简单的加速器（比如加法器），通过AXI总线与PS通信
这个流程走一遍，你就能体会到平台工程的好处了。我当年就是这么入门的，虽然踩了不少坑，但走通之后，后面的大项目就顺多了。
避坑指南：我曾经在Vivado里忘了勾选「Enable JTAG」选项，结果Vitis死活连不上板子。折腾了两天才发现是硬件配置的问题。所以，导出XSA之前，一定检查一下调试接口是否开启。
好了，这一章就到这里。平台工程不是高深的理论，而是一套让你少加班的实践方法。后面的章节，我会带你一步步搭建自己的FPGA开发平台。