FPGA基础入门：从架构到开发流程
大家好，我是你们的硬件加速课讲师。今天咱们聊聊FPGA的基础。说实话，我接触FPGA快十五年了，从最初的Xilinx Spartan-3E一直用到现在的Versal，踩过的坑真不少。但每次跟新人聊，发现大家最困惑的往往不是工具怎么用，而是——FPGA到底是个什么东西？它凭什么能加速？
嗯，咱们今天就把它彻底讲明白。
FPGA的核心架构：四个基本单元
FPGA的全称是Field Programmable Gate Array，现场可编程门阵列。说白了，它就是一盒可以随意拼装的数字逻辑积木。这盒积木里，最核心的零件有四种：LUT、FF、BRAM和DSP。
1. LUT（查找表）—— 逻辑的“翻译官”
LUT的全称是Look-Up Table。你可以把它想象成一张小字典。输入几个信号，它查一下字典，输出对应的结果。比如一个4输入LUT，内部其实就是一个16×1的SRAM，存着所有可能的输出值。
我在项目中遇到过一个坑：新人总以为LUT越多越好。其实不然。LUT的利用率超过70%时，布线就会变得非常困难。我曾经有个设计，LUT用了85%，结果时序怎么都跑不通，最后只能重构代码。
2. FF（触发器）—— 时序的“节拍器”
触发器，说白了就是存储一个比特的寄存器。它靠时钟边沿来采样数据。为什么需要它？因为数字电路里，信号不能乱跑，得按节拍来。
你想想看，如果没有触发器，组合逻辑的输出会直接飘到下一级。一旦路径长了，信号到达时间不一致，结果就全乱了。触发器就像接力赛中的交接棒，确保每个时钟周期只传递一次数据。
3. BRAM（块RAM）—— 数据的“仓库”
BRAM是FPGA内部专用的存储资源。它跟LUT搭出来的分布式RAM不一样——BRAM是硬核，速度更快，容量更大，而且不占逻辑资源。
典型的BRAM是36Kb大小，可以配置成各种位宽和深度。比如你可以把它配成512×72的FIFO，或者1K×36的单口RAM。
我个人习惯：能用BRAM的地方绝不用LUT搭RAM。因为BRAM的读写时序是经过优化的，而LUT搭的RAM容易出毛刺。我见过一个同事，为了省BRAM，用LUT搭了个8K的FIFO，结果跑200MHz就出错了。
4. DSP（数字信号处理单元）—— 计算的“加速器”
DSP slice是专门做乘加运算的硬核。一个典型的DSP48E2（Xilinx 7系列）可以完成25×18的乘法，然后累加。为什么需要它？因为用LUT搭乘法器，又慢又费资源。
举个例子：一个32位乘法器，用LUT搭需要几百个LUT，延迟可能到10ns以上。而用DSP硬核，只需要一个slice，延迟不到2ns。
FPGA开发流程：从代码到比特流
开发FPGA，说白了就是三步：写代码、综合实现、下载调试。但每一步都有讲究。
1. 设计输入
用Verilog或VHDL写RTL代码。我个人更推荐SystemVerilog，它的接口和包管理比Verilog强太多了。
// 一个简单的计数器示例
module counter (
input logic clk,
input logic rst_n,
output logic [7:0] count
);
always_ff @(posedge clk or negedge rst_n) begin
if (!rst_n)
count <= 8'd0;
else
count <= count + 1'b1;
end
endmodule2. 仿真验证
写代码不仿真，等于裸奔。我用的是ModelSim/Questa，但Xilinx的Vivado Simulator也够用。仿真时记得做两件事：功能仿真看逻辑对不对，时序仿真看能不能跑在目标频率上。
3. 综合与实现
综合是把RTL代码转成网表，实现是把网表映射到具体的LUT、FF、BRAM上，然后布线。这一步最耗时，也最容易出问题。
避坑指南：我曾经有个设计，综合后时序报告全是绿的，但实现后全是红的。为什么？因为综合时用的是理想时钟，实现时考虑了时钟树的延迟。所以，一定要看实现后的时序报告，别只看综合的。
4. 生成比特流并下载
最后一步，生成.bit文件，通过JTAG下载到FPGA里。如果板子上有Flash，还可以生成.mcs文件，掉电不丢失。
主流FPGA厂商及工具链
目前市场上，Xilinx（现在叫AMD）和Intel（原Altera）是两大巨头。其他还有Lattice、Microchip等，但生态不如前两家。
| 厂商 | 主流系列 | 开发工具 | 特点 |
|---|---|---|---|
| Xilinx/AMD | Artix-7, Kintex-7, Virtex-7, Zynq, Versal | Vivado, Vitis | 生态最完善，文档多，IP核丰富 |
| Intel/Altera | Cyclone V, Arria 10, Stratix 10, Agilex | Quartus Prime | 功耗控制好，部分系列集成HBM |
| Lattice | ECP5, CrossLink, CertusPro | Lattice Diamond, Radiant | 低功耗、小封装，适合边缘应用 |
我个人习惯：做高性能计算用Xilinx，因为它的DSP和BRAM配比更灵活；做低功耗边缘计算用Lattice，它的CrossLink系列功耗不到1W。
FPGA知识体系总览
下面这张图，是我自己画的FPGA知识体系结构。你可以把它当作学习路线图。
这张图把FPGA的知识分成了三大块：架构、流程、工具。你学的时候，可以按这个框架来。先搞懂LUT和FF怎么工作，再学怎么用Vivado跑流程，最后根据项目选合适的芯片。
嗯，今天就先聊到这儿。下一节咱们会深入讲Verilog的语法和设计技巧。到时候我会带几个实际项目的代码，咱们一起分析。