第二章：静态时序分析基础
各位同学好，我是你们的时序分析讲师。今天咱们聊聊STA的基础概念。说实话，我刚入行那会儿，觉得STA就是个跑脚本的工具，后来吃过亏才明白——这玩意儿是芯片能不能跑起来的命门。
2.1 STA到底是什么？
静态时序分析，说白了就是检查你的芯片能不能跑在目标频率上。我刚开始做设计时总觉得这步可有可无，直到有一次流片回来芯片死活上不了高频...嗯，从那以后我再也不敢跳过STA了。
STA和动态仿真最大的区别是什么？动态仿真要跑测试向量，你永远不知道有没有覆盖到最差情况。STA呢？它把所有可能的路径都检查一遍，一个不漏。我个人习惯是：先跑STA，再用动态仿真验证功能，顺序不能反。
核心要点：STA不是仿真，是数学分析。它用静态的方式，穷举所有时序路径，验证是否满足约束。
2.2 时序路径的三种类型
你想想看，一个数字芯片里，信号从哪来到哪去？无非就三种情况。我把它总结成一张图，你看完就明白了。
三种路径，对应三种检查场景：
- 输入到寄存器：检查输入信号到达寄存器的建立/保持时间
- 寄存器到寄存器：最核心的路径，决定芯片最高频率
- 寄存器到输出：检查输出信号能否在规定时间内稳定
我的经验：实际项目中，80%的时序违例都出在寄存器到寄存器路径上。尤其是跨时钟域的地方，最容易出问题。
2.3 建立时间与保持时间
这两个概念，我估计你们在课本上都见过。但真正理解它们，得从物理层面想。
建立时间（Setup Time）：数据在时钟有效沿之前必须稳定的最短时间。为什么要有这个？因为寄存器内部的锁存器需要时间把数据锁住。我曾经遇到一个案例，某条路径建立时间只差了5ps，结果芯片在高温下就罢工了。
保持时间（Hold Time）：数据在时钟有效沿之后必须稳定的最短时间。这个更隐蔽——保持时间违例不会影响频率，但会导致数据错位。我记得有一次调试一个SPI接口，数据老是错位，查了三天才发现是保持时间不够。
避坑指南：我曾经在项目中遇到一个新手，他把建立时间和保持时间搞反了，结果综合出来的电路根本不能用。记住：建立时间看的是时钟沿之前，保持时间看的是时钟沿之后。
2.4 时序约束的基本写法
说了这么多理论，咱们看看实际怎么写约束。SDC（Synopsys Design Constraints）是业界标准格式。我一般这样写：
# 时钟定义
create_clock -name clk -period 10 [get_ports clk]
# 输入延迟
set_input_delay -clock clk -max 5 [get_ports data_in]
set_input_delay -clock clk -min 2 [get_ports data_in]
# 输出延迟
set_output_delay -clock clk -max 6 [get_ports data_out]
set_output_delay -clock clk -min 3 [get_ports data_out]
# 伪路径（异步信号）
set_false_path -from [get_clocks clk_a] -to [get_clocks clk_b]
这里要注意几个关键点：
- -max和-min：分别对应最差和最好情况，STA工具会同时检查
- 时钟周期：10ns对应100MHz，别写错了
- 伪路径：跨时钟域的信号，如果不加这个，工具会报一堆假违例
2.5 时序分析的数学本质
其实STA的数学很简单，就是比较两个时间：
| 检查项 | 公式 | 说明 |
|---|---|---|
| 建立时间 | 数据到达时间 ≤ 时钟到达时间 - 建立时间 | 数据必须早到 |
| 保持时间 | 数据保持时间 ≥ 时钟到达时间 + 保持时间 | 数据不能早走 |
说白了，就是数据要在正确的时间窗口内稳定。这个窗口由建立时间和保持时间共同决定。我习惯把这个窗口叫做「时序窗口」，窗口越大，设计越稳健。
核心公式：建立时间余量 = 时钟周期 - 数据路径延迟 - 建立时间 - 时钟偏斜。这个公式我建议你们背下来，面试常考。
2.6 常见误区与避坑
最后，我分享几个我踩过的坑：
- 忽略时钟偏斜：时钟树不是理想的，偏斜会吃掉你的时序余量。我见过有人算余量时忘了加时钟偏斜，结果流片回来跑不到目标频率。
- 过度约束：有些人喜欢把约束设得很紧，觉得这样更安全。其实不然，过度约束会导致工具过度优化，面积和功耗都变大。
- 忘记检查保持时间：建立时间违例可以通过降频解决，保持时间违例只能改设计。所以保持时间更致命。
嗯，这一章的内容就到这里。STA是时序收敛的基石，理解透了，后面的内容就好办了。