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组合逻辑与时序逻辑精讲

📚 共计 30 章节

逻辑门基础

与门、或门、非门、与非门、或非门、异或门的真值表与电路符号。

基本门真值表

组合逻辑基础

布尔代数基本定律、德摩根定律、逻辑表达式化简。

布尔代数化简

组合逻辑分析

给定电路图推导逻辑表达式与真值表的方法。

电路分析推导

组合逻辑设计

根据真值表设计最小化逻辑电路（卡诺图入门）。

卡诺图最小化

常用组合逻辑模块

编码器、译码器、多路选择器、加法器的原理与实现。

编码器加法器

竞争与冒险

静态冒险的成因、判断与消除方法。

时序逻辑基础

电平触发与边沿触发、同步与异步概念。

触发方式同步

基本锁存器

SR锁存器、D锁存器的电路结构与工作原理。

主从触发器

JK触发器、T触发器的原理与特性表。

边沿D触发器

边沿触发机制、建立时间与保持时间。

D触发器时序

寄存器与移位寄存器

并行寄存器、串入并出、并入串出移位寄存器。

移位寄存器

异步计数器、同步计数器、模N计数器的设计。

有限状态机基础

Moore机与Mealy机的定义与区别。

状态机设计流程

状态图、状态表、状态编码、次态/输出逻辑推导。

状态图编码

状态机设计实例

序列检测器的设计与实现。

序列检测实例

时钟偏斜、时钟抖动、最大工作频率分析。

同步设计与异步设计

跨时钟域同步策略（双锁存器、握手协议）。

跨时钟域同步

可编程逻辑器件基础

PLD、CPLD、FPGA的基本架构。

硬件描述语言基础

Verilog/VHDL模块结构、并行与顺序语句。

组合逻辑的HDL描述

assign语句、always@(*)用法。

时序逻辑的HDL描述

always@(posedge clk)用法、非阻塞赋值。

posedge非阻塞

测试平台编写

testbench结构、时钟与复位生成、波形查看。

testbench仿真

综合与实现

逻辑综合概念、综合约束、综合后的仿真。

静态时序分析入门

建立时间检查、保持时间检查、时序路径。

STA建立时间

低功耗设计基础

动态功耗、静态功耗、门控时钟技术。

低功耗门控时钟

可测试性设计

扫描链、边界扫描、内建自测试概念。

数字系统设计实例·计算器

简易计算器的数据通路与控制单元设计。

计算器数据通路

数字系统设计实例·UART

UART收发器的模块划分与状态机设计。

数字系统设计实例·FIFO

FIFO存储器的空满标志生成与指针管理。

数字系统设计实例·SPI

SPI主从接口的时序设计与验证。