01
告警基础
什么是时序告警 · 告警分类 (setup/hold/clock gating check) · 告警信息解读
基础分类
02
STA工具入门
PrimeTime/SDC基础 · report_timing详解 · 常用report命令
工具命令
03
路径分析
时序路径组成 (launch/capture clock, data path) · 关键路径识别
路径分析
04
Setup违例修复
插入Buffer/Inverter · 调整Cell大小 · 逻辑重组 · VT swap
修复Setup
05
Hold违例修复
插入Delay Cell · 调整路径长度 · Data path delay balancing
修复Hold
06
Clock Skew优化
Clock tree synthesis基础 · 有用skew · 时钟延迟调整
时钟Skew
07
Clock Gating检查
Integrated clock gating · Clock gating check机制 · 常见违例修复
门控检查
08
异步处理
异步FIFO · 同步器 · Metastability · CDC检查
异步CDC
09
IO时序
Input/output delay约束 · IO路径分析 · 片外时序
IO约束
10
多时钟域
跨时钟域路径 · False path · Multi-cycle path
时钟域CDC
11
功耗与时序
IR Drop影响 · 温度反转效应 · 功耗感知的时序修复
功耗IR Drop
12
OCV与Derating
On-chip variation · Derating factor · POCV/SOCV
OCVDerating
13
CRPR
Clock reconvergence pessimism removal · CPPR原理与应用
CRPRCPPR
14
时序收敛策略
Top-down vs Bottom-up · Block-level vs Chip-level
策略收敛
15
ECO修复
Functional ECO vs Timing ECO · ECO流程 · 常用ECO命令
ECO修复
16
脚本自动化
Tcl脚本基础 · 批量report分析 · 自动修复脚本
脚本Tcl
17
时序数据库
lib/db文件 · NLDM/CCS模型 · 时序库选择
库模型
18
RC提取
寄生参数提取 · SPEF文件 · RC corner
RCSPEF
19
工艺角
PVT corner · BC/WC · ML corner · Sign-off corner
工艺角PVT
20
时序约束
create_clock · set_input_delay · set_output_delay · set_false_path
约束SDC
21
异常路径
False path · Multi-cycle path · Min/max delay
异常路径
22
时序报告解读
Report_timing详细字段 · Violation severity · Slack histogram
报告解读
23
Debug技巧
GUI调试 · 波形分析 · Path tracing
DebugGUI
24
先进工艺挑战
FinFET效应 · BEOL RC · 光刻影响
先进工艺FinFET
25
机器学习在STA中的应用
ML预测违例 · 自动参数调优
MLAI
26
时序验证流程
Pre-layout vs Post-layout · Sign-off流程
流程Sign-off
27
常见问题与案例
Setup/Hold修复失败案例 · Clock gating问题 · 跨时钟域bug
案例实战
28
工具对比
PrimeTime vs Tempus vs Innovus STA
对比工具
29
未来趋势
AI驱动的时序优化 · 云上STA · 开源工具
趋势AI
30
综合实战
从RTL到GDS的完整时序收敛案例
项目全流程