第1章
异步FIFO概述
什么是异步FIFO · 跨时钟域应用 · 与同步FIFO区别
基础概念
第2章
FIFO基本原理
双端口RAM · 读写指针 · 空满标志机制
存储指针
第3章
跨时钟域同步基础
亚稳态 · 双级触发器 · 多比特同步挑战
同步亚稳态
第4章
格雷码编码
二进制/格雷码转换 · 降低翻转概率 · 生成电路
编码格雷码
第5章
异步FIFO架构设计
顶层模块划分 · 写/读时钟域 · 同步器设计
架构模块
第6章
写指针与读指针设计
二进制/格雷码指针 · 跨时钟域同步策略
指针同步
第7章
空满标志生成逻辑
写时钟域空标志 · 读时钟域满标志 · 格雷码比较
标志比较
第8章
深度与宽度设计
深度计算 · 宽度选择 · 参数化FIFO
参数深度
第9章
Verilog实现 (上)
模块端口 · 写控制逻辑 · 写使能/满判断
RTL写控制
第10章
Verilog实现 (中)
读控制逻辑 · 读空判断 · 双端口RAM实例化
RTL读控制
第11章
Verilog实现 (下)
同步器模块 · 顶层连接 · 完整代码整合
RTL集成
第12章
功能仿真基础
VCS/Modelsim · Testbench结构 · 时钟/复位
仿真环境
第13章
写操作仿真测试
连续写入 · 写满停止 · 波形分析
仿真写
第14章
读操作仿真测试
连续读取 · 读空停止 · 波形分析
仿真读
第15章
同时读写仿真测试
速率匹配 · 写快读慢 · 写慢读快
仿真并发
第16章
边界条件测试
深度+1 · 复位后读写 · 背靠背写入
边界健壮性
第17章
随机测试与自动化验证
$random激励 · 自动比对 · 覆盖率驱动
自动化随机
第18章
形式化验证简介
断言Assertion · SVA基础 · FIFO断言示例
形式化SVA
第19章
时序分析
建立/保持时间 · MTBF计算 · 时序优化
时序MTBF
第20章
低功耗设计
时钟门控 · 读写使能 · 多阈值电压
低功耗门控
第21章
可测试性设计 (DFT)
扫描链 · BIST · 测试时钟处理
DFT扫描
第22章
同步FIFO与异步FIFO对比
同步FIFO简化 · 局限性 · 选型指南
对比选型
第23章
多深度FIFO设计
深度2寄存器堆 · 2^n深度RAM · 非2幂次深度
深度实现
第24章
异步FIFO常见错误
格雷码错误 · 空满误判 · 深度/复位问题
调试陷阱
第25章
工业级FIFO设计
ECC校验 · almost_full/empty · 可编程标志
工业可靠
第26章
SystemVerilog验证环境
UVM平台 · FIFO模型 · sequence/driver
UVMSV
第27章
后仿真 (Gate-Level)
网表仿真 · SDF反标 · 时序检查
后仿SDF
第28章
FPGA实现与调试
Vivado IP核 · ILA/VIO · 资源优化
FPGA调试
第29章
ASIC实现注意事项
综合约束 · 布局布线 · 时钟树综合
ASIC后端
第30章
项目实战：完整FIFO设计
规格定义 · RTL编码 · 仿真验证 · 综合文档
实战项目