01
寄存器堆概述
什么是寄存器堆、在CPU中的作用、基本结构（地址译码器、存储阵列、读写控制逻辑）
基础结构
02
寄存器堆的端口设计
单端口、双端口、多端口架构差异与适用场景
架构端口
03
Verilog建模（一）
单端口寄存器堆RTL实现：地址译码、写使能、同步读/异步读
RTL单端口
04
Verilog建模（二）
双端口寄存器堆RTL实现，解决读写冲突（写后读、读后写）
双端口冲突
05
Verilog建模（三）
参数化设计：可配置地址宽度、数据宽度、端口数量
参数化可配置
06
寄存器堆的验证策略
功能验证、时序验证、形式化验证的基本概念与选择
验证策略
07
SystemVerilog验证环境搭建
基于UVM的寄存器堆验证组件：reg_model、adapter、predictor
UVM环境
08
寄存器堆的定向测试
定向测试用例：基本读写、边界地址、全0/全1写入
定向边界
09
寄存器堆的随机测试
SystemVerilog随机化约束：随机地址、数据、端口操作
随机约束
10
覆盖率驱动验证
功能覆盖率（地址、数据、操作组合）与代码覆盖率
覆盖率驱动
11
寄存器堆的时序验证
建立时间、保持时间检查，静态时序分析（STA）
STA时序
12
低功耗设计
时钟门控、电源门控、多阈值电压技术
低功耗门控
13
DFT设计
扫描链插入、BIST（内建自测试）实现
DFTBIST
14
物理设计
布局规划、标准单元与定制单元、布线策略
物理布局
15
仿真调试
VCS/Verilog仿真器、波形查看、断点、断言检查
调试波形
16
验证计划制定
验证范围、目标、验证矩阵、回归测试策略
计划回归
17
断言验证 (SVA)
SystemVerilog Assertion：读写协议、地址对齐、数据完整性
SVA断言
18
UVM寄存器模型
uvm_reg、uvm_reg_block、uvm_reg_map配置与使用
UVMreg_model
19
后仿真验证
门级仿真、SDF反标、时序反标后的功能检查
后仿SDF
20
FPGA原型验证
综合、实现、上板调试，与仿真交叉比对
FPGA原型
21
硅后验证
ATE测试向量生成、良率分析、失效分析
ATE良率
22
可靠性设计
ECC纠错码、奇偶校验、三模冗余 (TMR)
ECCTMR
23
跨时钟域设计
异步寄存器堆、同步器、握手协议、FIFO接口
CDC异步
24
测试平台自动化
Python/Perl脚本生成用例、自动比对、报告生成
脚本自动化
25
性能优化
访问延迟、面积、功耗优化之间的权衡
优化权衡
26
验证IP开发
可重用验证组件、回调函数、序列库
VIP可重用
27
回归测试管理
持续集成(CI)、回归集管理、失败用例分析
CI回归
28
文档与交付
设计文档、验证文档、用户指南、交付清单
文档交付
29
案例分析（一）
RISC-V处理器中寄存器堆的设计与验证
RISC-V案例
30
案例分析（二）
GPU中多端口寄存器堆的设计挑战与解决方案
GPU多端口