01
状态机基础回顾
什么是状态机、Moore/Mealy分类、状态转移图基础
核心概念FSM
02
约束冲突初探
约束冲突定义、常见表现（仿真挂死、状态跑飞）
入门现象
03
约束文件入门
SDC结构、时钟约束、输入输出延迟约束
SDC时序
04
状态编码与约束
二进制、格雷码、独热码对约束的影响
编码优化
05
综合工具中的约束传递
Design Compiler / Yosys 如何处理状态机约束
综合EDA
06
静态时序分析（STA）基础
建立时间、保持时间、时序路径
STA时序
07
状态机中的时序路径
组合路径、时序路径、跨时钟域路径
路径CDC
08
时钟域交叉（CDC）与状态机
CDC问题、同步器、约束写法
CDC同步
09
复位约束
异步复位、同步复位、复位树与状态机初始化
复位初始化
10
综合与仿真不一致
RTL仿真通过但综合后失败的原因分析
仿真综合
11
状态机综合优化
状态合并、冗余状态消除对约束的影响
优化面积
12
约束冲突定位工具
PrimeTime、Tempus、OpenSTA 使用技巧
工具调试
13
报告解读
时序报告、约束冲突报告、violation报告
报告分析
14
常见约束冲突案例1
时钟抖动与状态机误触发
案例抖动
15
常见约束冲突案例2
多周期路径（Multicycle Path）设置错误
案例MCP
16
常见约束冲突案例3
伪路径（False Path）遗漏导致时序违例
案例False Path
17
常见约束冲突案例4
输入延迟约束过紧导致状态机采样错误
案例输入延迟
18
常见约束冲突案例5
输出延迟约束与外部接口不匹配
案例输出延迟
19
跨时钟域状态机约束
异步FIFO、握手协议、格雷码同步
CDC异步
20
低功耗状态机约束
时钟门控、电源域切换时的约束处理
低功耗门控
21
可测试性设计（DFT）与约束
扫描链模式下的状态机约束
DFT扫描
22
形式化验证中的约束
SVA断言、假设约束、覆盖属性
形式化SVA
23
约束冲突调试方法论
二分法、波形分析、逻辑追踪
调试方法论
24
脚本化约束检查
Tcl脚本自动化检查约束冲突
Tcl自动化
25
团队协作中的约束管理
版本控制、约束评审、回归测试
协作流程
26
高级话题：异步状态机与约束挑战
异步状态机设计、约束难点
高级异步
27
高级话题：retiming与约束交互
状态机综合中的retiming与约束交互
高级Retiming
28
实战演练1：UART状态机
一个简单的UART状态机约束冲突排查
实战UART
29
实战演练2：DMA控制器
复杂的DMA控制器状态机约束分析
实战DMA
30
总结与最佳实践
状态机约束检查清单、常见陷阱汇总
总结清单