01
什么是时序收敛？为什么对RTL设计至关重要？建立时间与保持时间的基本概念。
基础建立/保持
02
二进制、格雷码、独热码优缺点对比，以及不同频率下的选择策略。
编码独热码
03
如何编写对综合工具友好的状态机代码，避免不必要的逻辑层级。
综合编码风格
04
定位状态机中的关键路径，使用EDA工具进行时序报告解读。
时序报告EDA
05
插入流水线寄存器，打破长组合逻辑路径。
流水线寄存器
06
将大型状态机拆分为多个子状态机，降低单一路径延迟。
拆分并行
07
在状态机路径中移动寄存器位置，优化时序。
重定时retiming
08
多时钟域下状态机的同步策略，避免亚稳态。
CDC亚稳态
09
同步复位与异步复位的选择，复位网络对时序的影响。
复位同步/异步
10
减少组合逻辑深度，case语句与if-else的权衡。
组合逻辑case
11
使用综合指令（full_case, parallel_case）控制综合行为。
综合属性full_case
12
针对状态机路径的set_max_delay、set_multicycle_path等约束方法。
约束多周期
13
使用时钟使能信号降低功耗与时序压力。
门控时钟使能
14
识别多周期路径，正确设置约束避免过度约束。
虚假路径多周期
15
阅读综合后网表，发现潜在的时序问题。
网表分析
16
物理设计阶段如何影响状态机时序，前端需了解什么。
布局布线物理设计
17
时钟抖动对时序裕量的影响，如何预留余量。
抖动不确定性
18
不同PVT条件下状态机时序变化，保证全角收敛。
PVT工艺角
19
时钟门控、电源门控与状态机时序的权衡。
低功耗门控
20
异步状态机的时序挑战与设计方法。
异步无时钟
21
功能仿真与时序仿真的区别，通过仿真发现时序问题。
仿真后仿
22
3-5个实际项目中的状态机时序违例案例及解决方法。
案例违例
23
Synopsys DC、PrimeTime中状态机时序分析技巧。
DCPrimeTime
24
编写Tcl脚本批量分析状态机路径时序。
Tcl自动化
25
层次化设计中如何管理跨模块状态机的时序。
层次化跨模块
26
状态机与外部模块接口的时序约束与优化。
接口约束
27
针对GHz级频率的状态机设计技巧。
高速GHz
29
扫描链插入对状态机时序的影响及优化。
DFT扫描链
30
从RTL到GDS的完整时序收敛流程，状态机设计最佳实践总结。
总结流程