2、PLL核心指标：频率范围、锁定时间、相位噪声、抖动、功耗、面积

做PLL设计这么多年，我经常被新人问到一个问题：「PLL到底看哪些参数？」

说实话，这六个指标——频率范围、锁定时间、相位噪声、抖动、功耗、面积——就是PLL的「六边形战士」属性。你不可能样样都做到极致，设计就是个权衡的艺术。

2.1 频率范围

频率范围，说白了就是PLL能输出多快的时钟。它由VCO（压控振荡器）决定。

我记得刚入行时做过一个项目，客户要求输出频率从100MHz到1.6GHz。我当时觉得VCO调谐范围做宽点不就行了？结果发现，调谐范围越宽，VCO的增益（Kvco）就越大，噪声性能就越差。

实际项目中，我建议这样处理：

• 窄带应用（比如单一频率）：用LC-VCO，Q值高，噪声低
• 宽带应用（比如多协议支持）：用环形VCO，或者多个LC-VCO子带切换

嗯，这里要注意：频率范围不是越宽越好。够用就行，多出来的范围都是噪声的代价。

2.2 锁定时间

锁定时间，就是PLL从启动到输出稳定频率需要多久。

你想想看，如果芯片上电后要等几百微秒才能用，很多应用就受不了。比如DDR内存的初始化，通常要求PLL在几十微秒内锁定。

影响锁定时间的因素：

• 环路带宽：带宽越宽，锁定越快。但带宽太宽会引入更多噪声
• 电荷泵电流：电流越大，充放电越快
• 分频比：分频比越大，锁定越慢

2.3 相位噪声

相位噪声，这是PLL设计里最让人头疼的指标。没有之一。

相位噪声描述的是时钟信号在频域上的纯度。说白了，就是你的时钟在理想频率旁边有多少「杂散能量」。

相位噪声的来源：

1. 参考时钟噪声：外部晶振带来的
2. VCO自身噪声：这是大头，尤其是近载波噪声
3. 电荷泵和鉴频鉴相器噪声：低频段影响大
4. 分频器噪声：高频分频时明显

我记得有一次流片回来，PLL的相位噪声在100kHz偏移处比仿真差了6dB。查了两个月，最后发现是电源去耦没做好。嗯，从那以后，我每次画版图都会在VCO旁边放至少两个去耦电容。

2.4 抖动

抖动是相位噪声在时域上的表现。两者本质是一回事，只是看问题的角度不同。

抖动分两种：

• 周期抖动：每个时钟周期的长度变化
• 累积抖动：长时间内时钟边沿的漂移

实际应用中，不同场景对抖动的敏感度不同：

应用场景	抖动要求	我的建议
DDR内存接口	周期抖动 < 10ps	用LC-VCO，注意电源噪声
SerDes高速串行	累积抖动 < 1ps	用低噪声参考源，环路带宽要优化
普通数字逻辑	周期抖动 < 50ps	环形VCO就够了，省面积

你想想看，抖动这东西，测起来也麻烦。时域测量需要高精度示波器，频域测量需要频谱仪。我一般两种方法都做，互相验证。

2.5 功耗

功耗，现在是所有芯片设计的紧箍咒。

PLL的功耗主要来自：

• VCO：占40%-60%，尤其是LC-VCO，电流大
• 分频器：占20%-30%，高频分频器功耗不小
• 电荷泵和环路滤波器：占10%-20%
• 数字控制逻辑：占5%-10%

我个人习惯在设计初期就做功耗预算。比如一个1GHz的PLL，我通常会把总功耗控制在5mW以内。如果超过10mW，就要考虑优化了。

2.6 面积

面积，就是PLL在芯片上占多少地方。在先进工艺下，面积就是钱。

PLL的面积大户：

• 电感（LC-VCO）：一个电感可能占0.1mm²，比整个数字逻辑还大
• 环路滤波器电容：大的滤波电容可能占0.05mm²
• 分频器：数字电路，面积相对小

我记得有个项目，客户要求PLL面积小于0.3mm²。我用了环形VCO代替LC-VCO，面积是降下来了，但相位噪声差了10dB。最后和客户商量，放宽了噪声指标。

面积和性能的权衡，说白了就是：

• 要低噪声：用LC-VCO，面积大
• 要小面积：用环形VCO，噪声差一些
• 要折中：用注入锁定或亚采样PLL

知识体系总览

下面这张图，是我自己总结的PLL核心指标关系。你看一眼就明白了：

这六个指标，说白了就是PLL设计的「六边形」。你不可能让每个指标都满分。比如你要低噪声，就得接受大面积和高功耗。你要宽频率范围，就得忍受高噪声。

我个人的设计哲学是：先搞清楚客户最在乎什么，然后集中资源优化那个指标。其他的，差不多就行。

嗯，这六个指标，你记住了吗？下次我们聊PLL的环路设计，到时候你会更明白这些指标是怎么互相影响的。