第三章 PLL类型与架构：从整数分频到亚采样

说实话，刚入行那会儿，我觉得PLL不就是个锁相环嘛，能锁定频率不就行了？后来做过的项目多了，才发现不同类型的PLL，差别真不是一星半点。今天我就把几种主流架构掰开揉碎了讲讲，都是我在项目里踩过的坑和总结的经验。

3.1 整数分频PLL——最经典的老大哥

整数分频PLL，说白了就是输出频率是参考频率的整数倍。结构上就是经典的鉴频鉴相器（PFD）、电荷泵（CP）、环路滤波器（LPF）、压控振荡器（VCO）再加一个整数分频器。

我做过一个2.4GHz的WIFI收发器项目，用的就是整数分频PLL。为什么选它？因为结构简单，相位噪声性能好，而且没有小数杂散问题。你想想看，整数分频器就是个计数器，实现起来多干净。

优点：

• 结构简单，设计周期短
• 相位噪声性能优秀
• 没有小数杂散（这个很重要）

缺点：

• 频率分辨率受限于参考频率
• 要改变输出频率，得换参考源或者改分频比
• 环路带宽和参考频率之间需要折中

3.2 小数分频PLL——频率精度的救星

整数分频搞不定的场景，小数分频就派上用场了。比如你需要输出2.401GHz，但参考频率是40MHz，整数分频比N=60只能得到2.4GHz，差了1MHz。这时候小数分频就能做到N=60.025，完美解决问题。

小数分频的核心是Sigma-Delta调制器（SDM）。它通过动态调整分频比，在时间平均意义上实现小数分频。嗯，这里要注意，SDM会引入量化噪声，但可以通过噪声整形把噪声推到高频，再用环路滤波器滤掉。

// 一个简单的小数分频SDM代码示例（Verilog）
module sdm_3rd_order (
    input clk,
    input rst_n,
    input [23:0] frac,  // 小数部分
    output reg div_sel  // 分频比选择：0表示N，1表示N+1
);
    reg [23:0] acc1, acc2, acc3;
    wire [23:0] sum1 = acc1 + frac;
    wire [23:0] sum2 = acc2 + acc1;
    wire [23:0] sum3 = acc3 + acc2;
    
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            acc1 <= 0; acc2 <= 0; acc3 <= 0;
        end else begin
            acc1 <= sum1;
            acc2 <= sum2;
            acc3 <= sum3;
        end
    end
    
    always @(*) begin
        div_sel = sum3[23];  // 取最高位作为分频选择
    end
endmodule

3.3 数字PLL（ADPLL）——模拟电路的数字化革命

ADPLL把传统PLL中的模拟模块用数字电路替代了。比如用时间数字转换器（TDC）代替PFD，用数字环路滤波器代替模拟LPF，用数控振荡器（DCO）代替VCO。

我个人习惯在SoC项目中优先考虑ADPLL。为什么？因为数字电路不怕工艺漂移，可移植性好，而且调试起来方便多了。你想想看，模拟PLL调个环路参数得换电阻电容，ADPLL改个寄存器值就行了。

ADPLL的关键模块：

1. TDC（时间数字转换器）：把相位差转换成数字码
2. 数字环路滤波器：通常用IIR或FIR滤波器实现
3. DCO（数控振荡器）：通过数字码控制振荡频率

3.4 全数字PLL（All-Digital PLL）——更彻底的数字化

ADPLL和全数字PLL有什么区别？说实话，业界对这两个术语的定义有点模糊。我个人理解是：ADPLL的DCO可能还是模拟的LC振荡器，而全数字PLL的振荡器也是数字实现的，比如用环形振荡器加数字控制。

全数字PLL的优势在于：

• 完全不需要模拟电路，纯数字流程设计
• 可以轻松实现自适应带宽控制
• 非常适合先进工艺节点（7nm以下）

我记得在28nm工艺上做过一个全数字PLL，面积只有0.02mm²，功耗不到5mW。但代价是相位噪声比LC-VCO差了10dB左右。所以，选型时一定要权衡。

3.5 亚采样PLL（Sub-Sampling PLL）——低噪声的新选择

亚采样PLL是近年来比较火的一种架构。它的核心思想是：不用分频器，直接用采样器对VCO输出进行亚采样，从而避免分频器引入的噪声。

为什么分频器会引入噪声？因为分频器本质上是个数字电路，会产生大量的开关噪声和闪烁噪声。亚采样PLL绕过了这个问题，理论上可以实现更低的带内噪声。

3.6 架构对比与选型建议

说了这么多，到底该怎么选？我整理了一个对比表，方便你快速决策：

应用场景	推荐架构	理由
高频通信（>10GHz）	整数分频PLL	相位噪声最优
多频段跳频	小数分频PLL	频率分辨率高
SoC集成	ADPLL	工艺可移植性好
超低功耗IoT	全数字PLL	面积小、功耗低
高性能ADC时钟	亚采样PLL	带内噪声极低

最后说一句，没有完美的架构，只有最适合你项目的选择。我见过太多工程师一上来就追求最先进的架构，结果项目周期拖得很长。其实，整数分频PLL虽然老，但在很多场景下依然是最优解。

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