4、去耦电容网络：电容的频率特性、ESR/ESL的影响、电容并联策略、去耦半径的概念

好，咱们今天聊聊去耦电容网络。说实话，PDN设计里最让人头疼的，往往不是电源平面本身，而是这些看似不起眼的小电容。我见过太多工程师，原理图上密密麻麻摆了一堆电容，结果板子回来测试，电源噪声还是压不下去。问题出在哪？多半是对电容的高频特性没吃透。

你想想看，一个理想的电容，阻抗应该随着频率升高一直往下掉，对吧？但现实中的电容，内部有寄生电阻（ESR）和寄生电感（ESL）。所以它的实际阻抗曲线，是一个“V”字形。

低频段，容抗占主导，阻抗随频率升高而下降。到了某个频率点，容抗和感抗相等，阻抗降到最低——这就是自谐振频率（SRF）。过了这个点，感抗开始占主导，阻抗反而随频率升高而上升。

我给大家一个公式，方便理解：

Z = √(ESR² + (2πfL - 1/(2πfC))²)

其中L就是ESL，C是标称容值。这个公式告诉我们，电容在高频下就是个RLC串联谐振电路。

关键结论：电容只在自谐振频率以下才表现为电容特性。超过SRF，它就是个电感！

我在项目中遇到过一位同事，为了滤除2.4GHz的噪声，选了个10μF的陶瓷电容。结果噪声一点没少。为什么？10μF的SRF通常在1MHz左右，2.4GHz下它早就是个电感了。后来换成100pF的电容，问题才解决。

咱们先说说ESR。ESR是等效串联电阻，它决定了电容在谐振点处的阻抗最低值。ESR越小，谐振点阻抗越低，去耦效果越好。但ESR也不是越小越好——太小会导致谐振峰太尖锐，带宽变窄。

我个人的习惯是，对于电源纹波抑制，ESR在10~100mΩ之间比较合适。太低了容易引起谐振，太高了压降又太大。

再来看ESL。这个才是真正的“杀手”。ESL决定了电容在高频下的表现。ESL越大，SRF越低，高频去耦能力越差。

影响ESL的因素有哪些？我列个表：

注意：我曾经吃过一次亏——在DDR4的设计中，用了0603封装的0.1μF电容，结果眼图一直不合格。后来换成0402封装，ESL从1.2nH降到0.6nH，SRF翻了一倍，问题才解决。封装尺寸的影响，真的不能忽视。

很多人觉得，去耦嘛，多放几个电容总没错。其实不然。电容并联，有几个关键点要搞清楚。

第一，不同容值的电容并联，可以拓宽去耦带宽。比如1μF、0.1μF、0.01μF三个电容并联，它们的SRF错开，整体阻抗曲线会变得平坦。我习惯用“十倍容值递减”的原则——1μF、0.1μF、0.01μF、1nF，这样每个电容的SRF大约相差一个数量级。

第二，同容值电容并联，可以降低ESL。两个0.1μF并联，等效ESL减半，SRF提高。但要注意，并联太多会引入额外的寄生参数，边际效益递减。我一般不超过4个同容值并联。

第三，并联电容之间会产生反谐振。这个很多人不知道。当两个不同容值的电容并联时，在它们的SRF之间会出现一个阻抗尖峰——反谐振峰。这个峰如果落在工作频率附近，反而会恶化电源噪声。

避坑指南：我曾经设计过一个FPGA的供电网络，用了10μF+0.1μF+0.01μF的组合。仿真时没注意，结果反谐振峰正好落在100MHz附近，而FPGA的核心时钟是100MHz。板子回来后，电源噪声超标了10dB。后来调整了电容值，把反谐振峰移到了120MHz，问题才解决。

所以，并联电容的策略，我总结为三点：

去耦半径，说白了就是电容的有效作用范围。这个概念很多人忽略，但它直接影响电容的布局。

为什么会有去耦半径？因为电容到负载之间，电流要经过电源平面。平面本身有寄生电感，距离越远，电感越大，高频去耦效果越差。

去耦半径的估算公式：

R = λ / 10

其中λ是噪声频率对应的波长。比如要滤除100MHz的噪声，波长约3米，去耦半径就是0.3米。但这是理想情况。实际上，考虑到平面寄生效应，我一般取λ/20甚至λ/30。

我给大家一个经验值：

核心原则：高频电容必须靠近负载放置，距离越近越好。低频电容可以稍远，但也要在去耦半径内。

我记得有一次做SerDes设计，25Gbps的信号，去耦电容放在距离芯片2cm的位置。结果眼图闭合严重。后来把电容移到芯片背面，距离缩短到5mm，眼图一下就打开了。去耦半径这个东西，真的不是理论说说而已。

下面这张图，是我梳理的去耦电容网络的核心逻辑，方便大家理解各部分之间的关系：

好了，这一章的内容就这些。去耦电容网络，说白了就是跟寄生参数做斗争。理解电容的频率特性，控制好ESR和ESL，合理并联，注意去耦半径——做到这四点，你的PDN设计基本就稳了。

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