一、先进封装PDN概述

各位工程师朋友，咱们今天聊聊PDN。说白了，PDN就是Power Delivery Network——供电网络。你想想看，芯片要工作，总得有电吧？从电源一路送到芯片内部，这中间的每一段路径，都算PDN的一部分。

我刚开始接触先进封装时，总觉得PDN不就是铺铜、打孔、走线嘛，有什么难的？直到有一次项目翻车，我才真正意识到——PDN设计，其实是整个封装设计里最容易出问题的环节之一。

1.1 什么是PDN

PDN，全称Power Delivery Network，中文叫供电网络。它包含从电压调节模块（VRM）到芯片内部晶体管的所有供电路径。具体包括：

• VRM输出端——电源从哪里来
• PCB上的电源层/地层——板级传输
• 封装基板上的电源/地平面——封装级传输
• C4 bump / micro bump——芯片与封装的连接点
• 芯片内的电源网格——片上供电

嗯，这里要注意：PDN不只是走线，它是一个完整的网络。每一段都有电阻、电感、电容，都会影响供电质量。

1.2 为什么先进封装中PDN如此重要

传统封装时代，PDN设计相对简单。为什么？因为频率低、电流小、芯片功耗低。但到了先进封装时代，情况完全变了。

我给大家列几个数据，你们感受一下：

参数	传统封装	先进封装
工作频率	几百MHz	数GHz ~ 数十GHz
芯片功耗	几瓦 ~ 几十瓦	上百瓦 ~ 上千瓦
电流密度	~10 A/mm²	~100 A/mm² 甚至更高
供电电压	3.3V / 1.8V	0.6V ~ 0.9V
电压容限	±10%	±3% ~ ±5%

看到没？电压越来越低，电流越来越大，容限越来越小。说白了，以前你掉个0.1V无所谓，现在掉0.03V芯片就罢工了。

我在一个2.5D封装项目中遇到过这样的情况：芯片功耗300W，供电电压0.8V，电压容限只有±3%。你算算，0.8V的3%是多少？才24mV！稍微有点IR Drop，芯片就进入欠压保护了。

所以，先进封装中PDN的重要性，怎么强调都不过分。

1.3 PDN设计面临的三大挑战

做PDN设计，说白了就是在跟三个"敌人"作斗争：IR Drop、电流密度、寄生效应。我一个个说。

1.3.1 IR Drop——电压降

IR Drop，就是电流流过电阻时产生的电压降。公式很简单：V = I × R。但实际设计中，这个R不是固定的。

为什么？因为温度会影响电阻率。电流越大，温度越高，电阻越大，IR Drop越严重。这是个正反馈，搞不好会热失控。

我曾经在一个项目中，仿真时IR Drop只有30mV，觉得没问题。结果实际测试时，芯片局部温度到了110°C，IR Drop直接飙到60mV。嗯，从那以后，我再也不敢忽略温度对IR Drop的影响了。

1.3.2 电流密度——电迁移风险

电流密度，单位是A/mm²或A/cm²。它决定了金属走线会不会因为电迁移（EM）而失效。

电迁移是什么？说白了，就是电子撞击金属原子，把原子"撞"跑了。时间长了，走线就断了。

先进封装中，电流密度特别大。尤其是C4 bump和micro bump这些地方，一个bump可能要走几安培的电流。我见过一个案例，bump直径只有80μm，电流却要过5A。你算算电流密度多大？

这里有个经验值：

• 铜走线：一般建议不超过1.0 A/mm²（考虑温度后）
• C4 bump：一般建议不超过0.5 A/bump（具体看尺寸）
• micro bump：更小，一般不超过0.1 A/bump

当然，这些值跟工艺、温度、频率都有关系。我个人的习惯是留20%~30%的裕量。

1.3.3 寄生效应——RLC的影响

寄生效应，包括寄生电阻（R）、寄生电感（L）、寄生电容（C）。这三兄弟，没一个好惹的。

寄生电阻导致IR Drop，前面说过了。

寄生电感导致电压波动。公式是V = L × di/dt。先进封装中，di/dt非常大（因为电流变化快），L稍微大一点，电压波动就受不了。

寄生电容导致信号延迟和耦合。虽然PDN主要关心R和L，但C也不能完全忽略。

我给大家画个图，看看PDN的寄生效应是怎么分布的：

1.4 小结

好了，这一章的内容就这些。总结一下：

• PDN 就是从电源到芯片的完整供电网络
• 先进封装中PDN重要 是因为电压低、电流大、容限小
• 三大挑战：IR Drop、电流密度、寄生效应

下一章，我会详细讲PDN的阻抗设计目标——Z_target是怎么来的，以及怎么用仿真工具去验证。嗯，到时候见。

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