芯片PDN电源网格面积优化与验证 - 第2节
电源网格结构：全局与局部电源网格的区别
做PDN设计这么多年，我经常被问到的一个问题是：全局电源网格和局部电源网格到底有啥区别？说白了，它们就像城市的供电系统——全局网格是主干电网，负责把电从发电站送到各个区域；局部网格则是小区内部的配电线路，把电精确送到每家每户。
全局电源网格：芯片的电力主干道
全局电源网格，我习惯叫它"粗网格"。它覆盖整个芯片，从顶层金属层（比如M9、M10）开始铺设。你想想看，芯片那么大，电流要从焊盘一路送到各个模块，没有粗壮的"主干道"怎么行？
核心特点：
- 金属层高：通常使用顶层厚金属，电阻小、载流能力强
- 间距大：线宽宽、间距大，减少IR drop
- 覆盖全芯片：从VDD/VSS焊盘延伸到各个功能区域
- 电流密度高：承载整个芯片的峰值电流
我在一个28nm的项目中遇到过这种情况：全局网格的线宽设得太窄，结果IR drop超标，核心电压从1.1V掉到了0.95V。嗯，那次教训让我记住了——全局网格的线宽，宁可宽一点也别省面积。
局部电源网格：精细化的电力配送
局部网格，说白了就是"细网格"。它位于较低金属层（比如M1-M4），直接给标准单元供电。全局网格把电送到模块门口，局部网格负责"最后一公里"的配送。
核心特点：
- 金属层低：使用薄金属，电阻相对较大
- 间距小：线宽窄、间距密，配合标准单元的行高
- 局部覆盖：只在特定功能区域内铺设
- 电流密度低：承载局部模块的电流
我曾经在一个7nm项目中，局部网格的via堆叠没做好，结果EM（电迁移）问题频发。你想想看，局部网格的电流虽然小，但金属层薄，电流密度反而容易超标。
全局 vs 局部：一张表说清楚
| 对比维度 | 全局电源网格 | 局部电源网格 |
|---|---|---|
| 金属层 | 顶层（M7-M10） | 底层（M1-M4） |
| 线宽 | 宽（5-20μm） | 窄（0.5-2μm） |
| 间距 | 大（10-50μm） | 小（1-5μm） |
| 载流能力 | 强 | 弱 |
| IR drop贡献 | 主要（60-70%） | 次要（30-40%） |
| 设计自由度 | 高 | 低（受标准单元限制） |
电源网格的典型拓扑结构
做PDN设计这么多年，我见过的电源网格拓扑无非三种：网格状、树状、混合型。每种都有它的脾气，选错了可是要吃苦头的。
网格状结构：最稳妥的选择
网格状结构，说白了就是横竖交叉的"井"字形。VDD和VSS交替排列，形成一个个小方格。这种结构我最常用，因为它简单、可靠、好分析。
我的经验：网格状结构特别适合数字芯片。为什么？因为标准单元的布局是规整的，网格正好能均匀供电。我在一个AI芯片项目中，全程用了网格状结构，IR drop控制得非常好。
优点：
- 供电均匀，IR drop小
- 冗余路径多，可靠性高
- EDA工具支持好，自动化程度高
缺点：
- 占用布线资源多
- 面积开销大
- 灵活性差，难以适应不规则模块
树状结构：面积敏感型设计的救星
树状结构，就像一棵大树——主干从焊盘出发，逐级分支到各个模块。这种结构省面积，但风险也大。
避坑指南：我曾经在一个低功耗IoT项目中用了纯树状结构，结果某个分支的电流估算不准，导致局部IR drop超标。从那以后，我只有在面积极度紧张时才用树状结构，而且一定会留足余量。
优点：
- 节省布线资源，面积开销小
- 适合不规则模块
- 寄生电容小，动态功耗低
缺点：
- 供电不均匀，末端IR drop大
- 单点故障风险高
- 分析复杂，需要手动验证
混合型结构：取长补短的智慧
混合型结构，说白了就是"全局网格+局部树状"。全局用网格保证供电均匀，局部用树状节省面积。这是我个人最推荐的做法。
典型实现：
- 顶层金属（M9-M10）：网格状，覆盖全芯片
- 中间金属（M5-M8）：网格状或树状，按模块需求选择
- 底层金属（M1-M4）：树状，直接连接标准单元
我记得在一个5nm项目中，CPU核心用了网格状，周边的小模块用了树状。结果IR drop和面积都控制得很好。你想想看，这就是混合型的魅力——该粗的地方粗，该细的地方细。
知识体系结构图
如何选择？我的实战建议
说了这么多，到底该怎么选？我个人习惯按以下原则来：
- 面积极度紧张：选树状结构，但一定要做IR drop仿真验证
- 性能优先：选网格状结构，面积多花点也值得
- 大多数情况：选混合型结构，全局网格+局部树状
小技巧：在做顶层规划时，我通常会先画一个粗略的网格，然后根据模块的功耗密度调整局部区域的网格密度。功耗高的区域，网格密一点；功耗低的区域，网格疏一点。这样既保证了供电质量，又节省了面积。
嗯，关于电源网格结构就聊到这里。记住一点：没有最好的结构，只有最适合你项目的结构。多试几次，你就能找到感觉了。