1. PDN设计基础：什么是PDN？为什么PDN面积优化如此重要？
各位工程师朋友，咱们今天聊聊PDN。说白了，PDN就是Power Delivery Network——供电网络。你想想看，一颗芯片要工作，总得有电吧？PDN就是负责把电源从焊盘一路送到每个标准单元、每个宏模块的那套“电力高速公路”。
我刚开始做后端那会儿，总觉得PDN不就是铺几层金属嘛，有啥难的？直到有一次项目，芯片跑起来电压降得一塌糊涂，核心逻辑直接罢工。嗯，从那以后我再也不敢小看PDN设计了。
1.1 PDN到底是什么？
PDN由三部分组成：
- 电源焊盘（Power Pad）：芯片从外部获取电力的入口
- 电源网格（Power Grid）：金属层上纵横交错的电源线和地线
- 电源条带（Power Strap）：连接不同金属层的垂直供电通道
你可以把PDN想象成一个树状结构。根在焊盘，主干是高层金属的宽线，分支是低层金属的细线，最后到达每个晶体管的源端。电流从根流到叶，一路要克服电阻、应对电容，还得扛住动态电流的冲击。
核心要点：PDN不是简单的“拉几条电源线”，而是一个需要权衡电阻、电容、电流密度、面积、绕线资源等多维度的系统工程。
1.2 为什么PDN面积优化如此重要？
这个问题我问过不少新人，答案往往是“为了省面积”。其实没那么简单。我个人习惯把PDN面积优化的价值归纳为三点：
- 直接决定芯片成本——PDN占用的金属层面积，直接影响芯片尺寸。面积每大1%，成本就跟着涨。我在一个28nm的项目里，光PDN就占了芯片面积的12%，优化后压到8%，省下的面积够放好几个功能模块了。
- 影响绕线资源——PDN铺得越密，留给信号线的通道就越少。你想想看，电源线把路都占了，信号线只能绕远路，时序能好吗？
- 制约IR Drop和EM——PDN面积太小，金属线就窄，电阻大，IR Drop严重；电流密度也容易超标，引发电迁移（EM）失效。这是典型的“省了面积丢了性能”。
我的经验：PDN面积优化不是“越小越好”，而是“在满足IR Drop和EM约束下的最小化”。我曾经在一个项目里把PDN面积压得太狠，结果IR Drop超标，最后不得不返工加宽电源线，反而浪费了更多时间。
1.3 PDN设计的基本目标
PDN设计的目标，说白了就四个字：够用、不浪费。具体来说：
| 目标 | 说明 | 我的体会 |
|---|---|---|
| 满足IR Drop约束 | 芯片任意位置的电压降不超过设计规范的5%~10% | 我一般留3%的余量，不然工艺角一偏就出事 |
| 满足EM约束 | 金属线电流密度不超过工艺厂给的限值 | 高频模块的电源线，我习惯加宽20% |
| 最小化面积开销 | 在满足前两条的前提下，尽量少占绕线资源 | 这个最考验经验，没有标准答案 |
| 保证供电均匀性 | 芯片各区域的供电能力尽量一致 | 边缘区域容易供电不足，要特别注意 |
1.4 PDN设计的主要挑战
做PDN设计，你总会遇到几个绕不开的坎：
- IR Drop与面积的矛盾——想降低IR Drop就得加宽电源线，但面积就上去了。怎么找到那个平衡点？说实话，没有公式能直接算出来，得靠仿真迭代。
- 电流密度的不均匀性——芯片不同区域的功耗密度差别很大。CPU核和SRAM的电流需求能差好几倍。我曾经见过一个设计，PDN在CPU核区域电流密度超标3倍，结果那块金属线用了不到半年就断了。
- 多层金属的协同设计——从M1到顶层金属，每层的电阻率、厚度、最小宽度都不一样。怎么分配各层的供电任务？我习惯的做法是：高层金属走长距离、大电流；低层金属做局部供电。
- 动态电压降（dIR Drop）——芯片工作时电流是动态变化的，尤其是时钟沿跳变时，瞬间电流能冲到平均值的5~10倍。静态分析看不出来，必须做动态仿真。
注意：千万别只看静态IR Drop！我吃过这个亏。一个项目静态IR Drop只有3%，觉得稳了，结果动态仿真一跑，局部电压降到了15%，直接导致时序违例。从那以后，我每个项目必做动态IR Drop分析。
1.5 PDN设计的知识体系
下面这张图是我自己整理的PDN设计知识框架，帮你快速建立全局认知：
这张图把PDN设计分成了四个维度：物理结构、设计目标、分析方法、优化策略。咱们这门课会逐一深入讲解。你先把这张图记在脑子里，后面每讲一个知识点，你都能找到它在整个体系中的位置。
一个小建议：刚开始学PDN设计，别急着看优化技巧。先把物理结构搞清楚——电源网格怎么铺、条带怎么接、焊盘怎么放。基础打牢了，后面优化策略才能用对地方。
好了，PDN的基础概念就聊到这儿。记住一句话：PDN是芯片的“血管”，血管堵了，再强的“心脏”也白搭。下一节咱们聊聊PDN的物理实现细节，包括各层金属的分配策略和典型设计规则。