01
FPGA基础认知
什么是FPGA、FPGA与CPU/GPU的区别、内部结构（CLB、BRAM、DSP、IOB）、主流厂商
入门架构
02
开发环境搭建
Vivado/Quartus安装、License配置、驱动安装、第一个LED灯工程
工具实操
03
Verilog基础 (上)
模块与端口、wire/reg、组合逻辑 assign/always、运算符
语法组合逻辑
04
Verilog基础 (下)
时序逻辑 always @(posedge clk)、阻塞/非阻塞赋值、状态机设计
时序FSM
05
仿真与调试
Testbench编写、Vivado Simulator、Signal Tap/ChipScope
仿真调试
06
时序约束入门
时钟约束、IO延迟约束、时序报告分析、常见违例修复
时序约束
07
IP核集成
Clocking Wizard、Block Memory、FIFO、DDS Compiler
IP集成
08
AXI4总线协议
AXI4-Full/Lite/Stream区别、握手信号、Master/Slave设计
总线协议
09
HLS概述
什么是HLS、HLS vs RTL、Vivado HLS/Vitis HLS工具链、设计流程
HLS入门
10
HLS数据类型
任意精度整数 ap_int/ap_uint、定点数 ap_fixed、复合数据类型
数据类型精度
11
HLS基本语法
函数综合、for循环优化(pipeline/unroll)、数组优化(partition/reshape)
优化循环
12
HLS接口综合
ap_none/ap_vld/ap_ack/ap_hs、AXI4-Lite/Stream、m_axi接口
接口综合
13
HLS流水线设计
函数级流水线、循环级流水线、dataflow优化、吞吐率与延迟
流水线性能
14
HLS数组优化
数组分割(partition)、重塑(reshape)、映射(map)、BRAM/URAM
存储优化
15
HLS浮点与定点
浮点运算开销、定点精度分析、CORDIC算法、三角函数实现
数值算法
16
HLS视频处理
HLS视频库(xfOpenCV)、高斯/Sobel滤波、边缘检测、色彩空间转换
视频图像
17
HLS卷积神经网络
卷积/池化/全连接层HLS实现、量化与部署
CNNAI
18
HLS与RTL协同
HLS导出RTL、RTL模块调用、混合设计、接口适配
协同混合
19
HLS性能优化
吞吐率、延迟、资源、功耗优化，面积与速度权衡
优化PPA
20
HLS调试与验证
C仿真、C/RTL协同仿真、波形分析、性能报告解读
验证调试
21
Zynq平台入门
Zynq架构(PS+PL)、AXI互联、第一个PS-PL交互工程
ZynqSoC
22
Vitis统一平台
Vitis IDE使用、平台创建、应用开发、调试与性能分析
VitisIDE
23
DMA与数据搬运
AXI DMA、CDMA、VDMA、Scatter-Gather、高性能数据传输
DMA数据流
24
PCIe接口设计
PCIe协议基础、XDMA IP核、PIO与DMA模式、驱动开发
PCIe高速
25
DDR存储器控制
MIG IP核配置、DDR3/DDR4时序、多端口控制器、带宽测试
DDR存储
26
高速串行接口
SerDes原理、GTH/GTY收发器、Aurora协议、JESD204B
SerDes高速
27
时序收敛实战
综合策略、布局布线优化、物理约束、多时钟域、CDC设计
时序收敛
28
低功耗设计
时钟门控、电源域划分、DVFS、功耗分析工具
低功耗节能
29
FPGA调试进阶
ILA/VIO高级用法、断点调试、硬件协仿真、远程调试
调试进阶
30
综合项目实战
基于Zynq实时视频处理系统 (采集→HLS加速→显示) 完整流程
项目实战