第1章
DDR基础概念
DDR内存发展历程 · DDR3/DDR4/DDR5对比 · FPGA系统作用
内存演进
第2章
DDR物理层与协议
DQ/DQS/CK信号 · 读写协议 · tRCD/tCL/tRP时序
信号时序
第3章
FPGA中的DDR控制器
MIG IP核介绍 · 配置向导 · 控制器架构
MIGIP核
第4章
DDR初始化与校准
上电初始化 · ZQ校准 · DQS门控 · 读写训练
校准初始化
第5章
DDR读写接口
app_addr/app_cmd · 读写时序 · 命令数据通道
用户接口时序
第6章
DDR读写示例
简单写操作 · 简单读操作 · 读写验证
示例验证
第7章
DDR带宽与效率
带宽计算 · 效率因素 · Bank管理与行冲突
性能Bank
第8章
DDR多端口访问
多端口控制器 · 仲裁策略 · 轮询/优先级
多端口仲裁
第9章
DDR低功耗设计
低功耗模式 · 自刷新/掉电 · FPGA侧策略
低功耗自刷新
第10章
DDR调试与验证
Vivado逻辑分析仪 · 调试技巧 · 常见问题
调试Vivado
第11章
HLS基础概念
HLS是什么 · 与RTL对比 · 开发流程
HLS基础
第12章
Vivado HLS工具
安装 · 创建项目 · 综合与仿真
工具Vivado
第13章
HLS数据类型
ap_int/ap_uint · ap_fixed · 复合数据类型
数据类型定点
第14章
HLS基本语法
函数与顶层 · 循环优化(pipeline/unroll) · 数组优化
语法循环
第15章
HLS接口综合
AXI4-Stream · AXI4-Lite · AXI4-Full · FIFO
接口AXI
第16章
HLS流水线设计
函数级流水 · 循环级流水 · dataflow优化
流水线dataflow
第17章
HLS数组优化
partition · map · reshape
数组分割
第18章
HLS循环优化
unroll · pipeline · merge
循环展开
第19章
HLS性能分析
Latency/II · 资源利用率 · 瓶颈定位
性能分析
第20章
HLS与RTL协同仿真
RTL验证 · C/RTL协同 · 测试平台
协同仿真验证
第21章
DDR与HLS结合
HLS访问DDR接口 · 数据搬移 · 带宽匹配
DDR+HLS接口
第22章
HLS DDR读写示例
HLS写DDR · HLS读DDR · 数据校验
示例读写
第23章
DDR带宽优化
Burst传输 · 数据预取 · 乒乓缓冲
优化Burst
第24章
图像处理加速案例
灰度化 · 滤波 · HLS与DDR交互
图像加速
第25章
矩阵运算加速案例
矩阵乘法 · 转置 · HLS优化与DDR数据流
矩阵运算
第26章
视频处理加速案例
视频帧缓存 · 帧差法运动检测 · HLS流水线
视频帧差
第27章
神经网络加速案例
卷积层加速 · 全连接层 · 权重/特征图DDR存储
神经网络卷积
第28章
性能调优实战
RTL到HLS迭代 · 资源与性能权衡 · 项目经验
调优实战
第29章
项目实战：实时数据采集系统
系统架构 · 软硬件协同验证 · DDR与HLS整合
项目采集
第30章
课程总结与展望
DDR与HLS趋势 · 未来方向 · 学习资源推荐
总结展望